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原帖由 tshiu 於 2009-3-31 10:51 AM 發表
+ n' F4 u2 R8 t8 z0 |$ e6 H5 P目前我是使用1 of n decoder解碼原本的thermometer code
1 n' {. e0 d* u. t再加上rom based將1 of n code解碼成quasi-gray code
. B2 P7 ~0 U% V: V再將quasi-gray code解碼成我需要的6bit binary code
. e# b7 g' i S* P4 | }& m3 I/ @但是這種解碼方式似乎速度不夠快; P, }* m1 u r3 b/ ~0 V. H
請問還有其他 ... , \7 L1 m! X2 E5 C5 D
關於"此解碼方式速度不夠快"這論點應該以latency會變大來解釋會比較恰當。0 a% W e' i3 h
以flash ADC為例,其速度快的原因,在於每個clock cycle(即1/sampling frequency)都可以進行一次對輸入信號的量化(quantizaiton)工作,同時也可以提供一組新的output data。但這並不代表,此每筆新的output data就是前一個clock cycle所得到的sample data的量化結果。# c5 t" N* A7 c9 |( I
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舉例來說,假設目前的input signal被sampling clock取到某一個輸入電壓令為S[n],並進行量化工作(comparator array工作 => analog to digital conversion)。! O O1 X8 v$ m7 k' v: M. b* _
當下個sampling clock來臨之前,若此flash ADC已將S[n]轉成D[n](此D[n]為output data,且為binary code。)。
) H% [4 l- Y- W$ N) _則我們說,此flash ADC的throughput與latency皆為"1"。* b, ]3 o! w1 b7 g
同理,若S[n]轉成D[n]需要經過3個clock cycle才能完成,此flash ADC的throughput=1,而latency為=3。! ~" A- f3 }/ r5 {: L& ~
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因此,即使thermometer code->1-of-n code->gray code->binary code需要進行三種編碼過程,只要將D-type flip-flop插入其中,進行適當的分配(combination logic若propagation delay > 1個clock cycle, 則可插入D-type flip-flop將combination logic切割成數個區塊進行處理.)其實並不會影響flash ADC throughput。- K# Y3 R% L3 c4 g
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除非flash ADC是用於回授系統,故對於過大的latency無法接受。(假設,flash ADC是用於回授系統(例如:sigma-delta modulator, 一般僅需4bit Flash ADC即可.),通常要求的解析度也不會太高,故encoder的proppagation dealy不會太長,是可以以滿足lateny=1的要求。)% b+ R7 d" \' s/ i$ N! d9 E: S
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通常一般的通訊系統中,ADC只是作為analog front-end與digital baseband之間的一個串聯的資料轉換介面,故對於latency>1是可以允許的。 |
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