只需一步,快速開始
用FB帳號登入
使用道具 舉報
原帖由 michael6172 於 2008-4-28 09:34 AM 發表 ! }5 ?) d3 C; l你的想法好像要把verilog當C來寫耶,二樓大大的方法可以用用看,不過要花蠻多時間去搜尋^^
原帖由 addn 於 2008-4-28 11:22 AM 發表 ! e2 F+ k9 O, c) R/ U4 ^您好 4 B0 i) ^4 F z' N! R依你的需求,想要做到1個clk做一次動作,4 _2 v/ u& G% @* V 似忽不容易4 X0 o0 t; U5 s7 U; Q # j. i! z, d9 w6 }2 Y! r6 @由於你的資料蠻多筆的,不然可以試試關聯記憶體架構
您需要 登錄 才可以下載或查看,沒有帳號?申請會員
原帖由 kevin 於 2008-4-28 08:47 PM 發表 / ~, H7 i \& X0 T. T/ f# e- c如果用在FPGA design的話,可採用CAM(Content Addressable Memories)來比對data(即=71),CAM 做input data(=71) 的 search,當match時,則輸出match的address.速度很快.8 `8 ^) ]* ]# y0 c. c g ; \% b! e, r! @8 p5 G4 A( b" c3 ^% P, {; E3766. Y. ~: ^: Z0 ^0 p Q- R : o6 Y3 ^5 H, ]7 u8 t 再配合一些control logic即可達到目的 ...
本版積分規則 發表回復 回帖後跳轉到最後一頁
首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司
GMT+8, 2024-5-30 11:53 AM , Processed in 0.138518 second(s), 19 queries .
Powered by Discuz! X3.2
© 2001-2013 Comsenz Inc.