VHDL的問題

guesswho461

各位先進
小弟我用VHDL的PROT MAP把我設計的各個電路組合起來
可是最後合成之後的主體的gate count卻一直是0
9 J; D+ {6 _. k7 ]不曉得這是甚麼原因?
我用的軟體是Quartus 7.2

kolong

那就是合成失敗啦...
% s( e% A! H1 N- D+ y+ r5 z% c請詳細看一下message吧..

guesswho461

呃~可是最後Quartus是顯示合成成功咧
$ }( l# q9 |+ ]; Z5 j) C: O~"~

tommywgt

那表示所有的東東都被optimize光了啦
* l) E: L7 ]; T) r
查一下CODE吧

masonchung

該不會是輸入接到輸出短路吧~XD

kevin

你的top level components port map 有拉到 FPGA 的 pin 上嗎?

aiken

you will not use your testbench as your top level?

0 s: |9 }/ c# n' j9 uTestbenc don't have in/out...