VHDL的問題

guesswho461

各位先進
) ^1 _9 p7 X+ p- a# L" K小弟我用VHDL的PROT MAP把我設計的各個電路組合起來
: }  p! l/ a6 g/ O  W可是最後合成之後的主體的gate count卻一直是0
" f- Q! d8 m, R4 b; P不曉得這是甚麼原因?
8 h: U3 g( g4 s/ u: [我用的軟體是Quartus 7.2

kolong

那就是合成失敗啦...
$ @( A' X) p) S, L( {, x" \( ~8 y請詳細看一下message吧..

guesswho461

呃~可是最後Quartus是顯示合成成功咧
~"~

tommywgt

那表示所有的東東都被optimize光了啦
, G7 h& C! N8 l! ?. z- i' Y" V: [- Y
: ]4 [, p( C; v* i1 k2 M) ~4 H查一下CODE吧

masonchung

該不會是輸入接到輸出短路吧~XD

kevin

你的top level components port map 有拉到 FPGA 的 pin 上嗎?

aiken

you will not use your testbench as your top level?

Testbenc don't have in/out...