請問latchup的正確講法

tommy01

latchup是因為靠近Rnwell電阻大,所以VB1<VE1=VDD所以第一及的BJT導通,所以產生射極電流,然後產生集極電流,集極電流流到Rsub(大電阻),所以端電壓升高也就是第二級的base端,所以第二級的bjt導通,所以產生第二級的Ic電流,所以IB1的電流變大,導致IE1也變大,如此一直循環導致電流越來越大,把晶片燒毀 不知道這樣說對不對,但書上說是VDD跟GND短路是捨麼意思?不是只是因為電流太大的緣故嗎?
" I4 O) H2 X! s" r9 U" p請知道的大大回答我 謝謝

y2kperfect

hi~
. t+ k0 c" q- a1 H1 N0 c2 a電流太大,形同短路
0 E' h) W4 B1 {. i所以直接說VDD與GND SHORT

yhchang

我對這問題的理解如下:
& Z6 ?3 b/ K6 M, m" y& H$ H
1.
CMOS製程  我們做出來的電路  如果正常工作  電流應該是會在 substrate 基底的表面流動.....
) N2 l) Q0 i3 s比方一個  反相器  如果正常工作時  不是PMOS開 NMOS關   就是NMOS開  PMOS關
2 R* c# r$ R: O/ O' l$ u- j如果哪天   NMOS PMOS 都開,  那這個反相器 就無法正常工作了  (已經沒有反相的效果)
輸出  OUT  那一點  PMOS NMOS的電流在 Fighting.  此時  電流正是從 VDD流到 VSS去...
6 ?% A$ k: y( f# X1 H& w4 p, _
2.  我原本預期電流只會在基底的表面流動.
     但只要LATCH-UP現象一發生  電流卻會在  基底  底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)
0 X( N; u7 |, l' @" r! o9 K% A' O     (這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)
     其他就麻煩您自己看教科書   SCR電路  等效於  CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應  只要發生 Chip就會死得不明不白...
     教科書上通常會寫  降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應,
" Q( z5 s8 t, X1 F     Layout上常見的作法就是每隔一段距離就要打 contact上去
% ]8 g' M! D0 j" h" Z" b8 }( X( h3 `      主旨就是在降低 Rwell電阻.
4 ?$ U( p# D% M, s) j7 I     不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.
0 R$ q6 S# s& M4 |
6 E5 r/ I; z, Z& z' s" j如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.

* [* z, G1 [# Z1 y# d. }[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ]

ryan1

請問一下什麼是SCR呢?
**因為要防latch up 就高壓與低壓隔開.ESD的PMOS 與NMOS隔開.

y2kperfect

SCR:矽控整流子
; X, c% l1 O2 f% i# C  T6 O) U7 |其實就像BJT,只是它用來做開關而已
9 y! ~, s+ G! q8 t1 K. A& y但其結構是為PNPN,啟動後就永久開啟,需OPEN才會停止
典型的SCR開啟時間是1us左右,關閉時間約5~30us

minxia.lee

这几天老听到说片子LATCH-UP了，但是我从书上看到的，这种现象只在PMOS NMOS之间容易发生，若单种MOS管在一个地方的话就不会发生，是吗？对于这个问题我一直不是很理解，请各位指教指教~

ryan1

Thanks for your answer.
7 H1 t' ~6 z! F/ s1 ?' n$ T+ o0 f  wThanks for your answer.
Thanks for your answer.

yhchang

我的理解是 如果 PMOS 與NMOS 距離夠遠  中間又有 Guard ring 圍住的話
那麼substrate底下所構成的等效電路 就不是  SCR電路
而是單獨的 PMOS  或 單獨的NMOS

betterliu

接樓上：
0 J- @; }" j' T4 Y. W8 W$ A( R其實我也一直在想，經常說的latch-up都是PMOS和NMOS之間的，但是好像聽説異電位的NWell之間 更容易 發生。
還有一個問題是，如果NMOS的一個端接的是VDD要注意什麽，是不是要注意ERC會引起擊穿還是什麽啊？

arthur03226

原帖由 tommy01 於 2008-3-19 11:59 PM 發表
latchup是因為靠近Rnwell電阻大,所以VB1

5 _8 x2 Z0 H9 d( P5 c( t/ l
0 W- s2 P; r0 o" @4 T; q
0 C- i9 x8 ~1 f1 i; Q) U! \# Platch up一但發生，最後的結果不是gate被打穿就是juntion punch through或是metal燒毀。
3 r. g+ Z, u" d除了最後一項原因，其他會導致vdd gnd short所以書上講的也沒錯。
只是他只講出結果而已。

Liwayi

蟹蟹大大分享
- `/ e. [7 W) N受益良多

a5416148

謝謝講解
早一點看到就不會懊惱就麼久了

woga668

謝謝大大無私分享
4 @/ E& l0 Y# R9 N/ q* B! R! |受益良多感恩大德

CrisWu0966

謝謝大大無私分享
受益良多感恩大德

huangleelung

CMOS剖面圖畫出來，寄生BJT跟R標示出來，解釋一下寄生電路的動作原理

szona44250

感謝大大講解
: j. R: Z% s3 G9 u3 `5 `$ @( r" [; M非常謝謝

nyy34345

+ W+ K* o- n6 KThanks for your answer.
Thanks for your answer.
5 Y6 u# y8 Y. L9 ~1 S1 mThanks for your answer.