modelsim模擬時沒有問題，quartus編譯時被列為error！

difgor0426

// Read Memory
    task read_mem;
' B* Y& b2 J4 ?* U5 t        input [full_mem_bits - 1 : 0] addr;
6 Y# G4 h# h& l& |# F0 y        output      [DQ_BITS - 1 : 0] data;
        reg       [part_mem_bits : 0] i;
        begin
`ifdef FULL_MEM
            data = mem_array[addr];
`else
" v: b: s" d# n4 r- w) Y            begin : loop
                for (i = 0; i < mem_used; i = i + 1) begin
& U" e% U- G# ^1 F- t" |                    if (addr_array === addr) begin
' E$ ]8 _+ e; L3 o# y1 r                        disable loop;
                    end
                end
* j' n3 S' i5 a. u; \6 i: e            end
            if (i <= mem_used) begin
                data = mem_array;
            end
6 l) O: b8 }* o4 F0 o`endif
7 s5 A- ?. j7 `3 ?+ {        end
( y; ]! @- T: L5 E* E# f( |    endtask

5 k/ K9 P0 {: V. A: e' [- x& X===========================================================================
# j- X# @5 I/ p8 n9 Z! [! X上面這一段紅色在modelsim模擬時沒有問題！
. Z( E' d; g, d5 b0 \* G9 d# m7 o2 e但是在quartus編譯時被列為error！
. S/ j* z2 J) Z+ f$ ~想請問一下差別在哪裡！

ikki

看看quartus 列出的error message吧,
就差在可不可合成.

michael6172

Quartus 是FPGA\CPLD合成軟體,如果跑timing simulation 就必須合成,那verilog語法就只能寫能合成的語法,所以你要看看ifdef  和 task是否可合成,如果不可合成就要改寫法

jeryuan

Just syntax for timing synthesis in QII