如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!
% b5 x# C* B& V- V1 b
所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.
' w/ S; i4 c, [' V5 y4 @6 S) [/ [4 x
希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!

謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
) D  h% Y" i8 }- f很難知道你的問題在哪邊

若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~

不過之前上課老師說盡量能把METAL能簡短就短~
' I: u+ C6 z+ r7 {% K4 A4 z  U/ t
2 T9 h) @2 j# `因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
這樣有助於消滅額外的雜訊干擾,
$ k" `& ~, X4 c- P越短越佳

yhchang

我覺得可以用一個簡單的方法
: Q( h0 q) i) |& S' _就是把你的Bandgap的LPE檔案拿出來看
把寄生電容排序一下
' e3 z- @- T+ d再把寄生最嚴重的幾個點拿出來看
7 X" T2 u2 G5 o4 n' O) C( p. i1 k看看寄生效應最嚴重的點是在你電路的哪些地方?
7 F/ V: S4 d# h: K$ z其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
3 q0 @& w- _" e7 U( h* [或OP附近   相信都會對你的Bandgap 它整體的Performance
造成很嚴重的影響
  ^" M0 n( E! G' V然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
: a: G: d" F. k. l7 oParastic Capacitance

[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.
: Y- f( R. n" E. R
/ ]/ [. O) _: `: k  p3 d5 k( M4 D
" r" d/ g7 C7 S" z% B我有想要看LPE,不過我看不出來他的排序.
" ?- v4 B+ H/ g7 N4 Y% G$ M" |( B
謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
2.在圖中間 CAP 跟MOS 間的線交錯太多了
: H: ^! z" K% c+ n5 e' O7 _3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
6.你沒說哪個 RC 不好   我只能猜 VREF
7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
我認為你標 M2 的為 NMOS M1 的是 PMOS
) W% y& e- C. ~0 J6 r. S若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
! e' }1 I. w. C; }1 V7 c& H跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
請問大大有什麼可以建議我去修改的呢?
2 T" A0 W7 U1 ^, n0 k
2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?
% m& d$ L/ f, `
2 ^$ A5 T' o3 E" Y" W3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
  y, L0 ]) b! k$ j所以上面的元件都沒有尺寸.
5 u+ d' W' I8 F/ _& Z
0 a# h3 O# J2 v/ A4 Y7 _4.電路圖不是正確的是指??這個電路圖沒有任何功能??
# s% B4 K0 P, ]( F* d" [
5.VREF是再電阻的第二根

6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
  所以小弟我也不知道哪一部分的RC效應比較嚴重.
7 S4 L) k5 c5 S5 S我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
不過我不知道該怎麼去找那些是在佈局圖的哪裡.

7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.

+ H' P8 {9 q; |: \" v
. K) o7 k& j6 M, i( P; }謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
+ X+ A& F# E  J; _  D1 ]# s2 j這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
: ^2 h/ g0 d" a! o應該會是以 Hierarchical 形式 呈現
  ~5 ?( e- C# k! A+ L4 @
以Calibre來說  會是這樣的格式

寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
c000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
3 M' |/ e* @$ S* z$ ^* _c000012346           xsdctl.xyctl.rba0              vss                8.50ff
....
1 i) R& t; h/ ^- F" |2 o# i. D4 `
/ [, r# [& ~* j1 r這裡的節點AB可以是
可以是某個點對VSS的電容
也可以是兩個點之間的 Couple 電容
% B4 i! `# G3 h9 c6 O9 l. }' k
! r7 |! @3 g. W. g% K5 |不知道這樣有沒有回答到你的問題
如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
" b! l. F' R: Y5 F! u+ _7 ?7 J- E你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||

我印象中 Calibre 有三種抽取方式
& x- ]& u& t. O
, R3 n( ]' x4 \4 {" ]1.  Lump
2. Distribute
) _" _9 ?% @9 Y, L6 Z3. point to point
/ C- A; |: _5 `! A6 W: R
選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
& y% V* C* }+ h' E; ?% z所以會看不到該節點的 total 的寄生電容

  g. Z4 B" a& r8 p+ g1 N選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
選第三種  除了 RC Pai-model之外還會有 couple電容出現.
0 B. J! {! M5 c0 f  [
所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
各層的 square電阻 自己model就可以了.

  {8 f: I. j) a6 Z& n選擇第一種抽取方式 得到LPE之後   在把電容值做排序
sort -n +2  lpe_file  >!  new_file
  S' j" b2 ~, P% ~就可以看到  哪些節點比較 Critical了
自然就會明白 那些節點在連接的時候,  Layout畫得不好.

7 g- `# K. K  J0 v5 Y( G[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
9 z' x' }( m- u' j& `! X1 \因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
此類資料對我幫助很大
幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
& G7 J, W: O9 o; T/ B  y6 ?出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
出Pin後的Path以砲管型Metal逐步加寬!
並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．