如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!
! s! @/ D  {1 g  C: S* r
/ y* A" A5 p6 E所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.
5 S0 t( ^9 [8 h9 _: L+ ^
希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!

1 c$ @6 W) h7 l, Z謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
7 B- |% I" d7 u/ @2 r3 E4 {) J很難知道你的問題在哪邊
" a" q9 {( o; {
若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~

+ }. X1 f4 {  M( B4 }" w$ ~" c不過之前上課老師說盡量能把METAL能簡短就短~

因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
% ~- a, d+ u) }) f8 v這樣有助於消滅額外的雜訊干擾,
越短越佳

yhchang

我覺得可以用一個簡單的方法
就是把你的Bandgap的LPE檔案拿出來看
3 ]7 a( z7 [& U% J* p把寄生電容排序一下
, l5 H" I: p9 n9 u5 L) D* Y$ n# v再把寄生最嚴重的幾個點拿出來看
( d- y$ t3 G6 r) l0 R: X) `3 M看看寄生效應最嚴重的點是在你電路的哪些地方?
5 |8 u" E6 V5 P4 B* o4 \其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
或OP附近   相信都會對你的Bandgap 它整體的Performance
造成很嚴重的影響
然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
Parastic Capacitance

( i: f. k# g/ Q' g' ]- U[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.
8 v, |- [4 R2 {+ c0 j
; A# Q5 O' l$ c! Y; q
我有想要看LPE,不過我看不出來他的排序.
' M# V% N- k  x: p. g* D  C
, n; E6 S8 {& ^, c# u謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
& a% p( V! T2 Q1 l% z  B/ M2.在圖中間 CAP 跟MOS 間的線交錯太多了
) q: R5 k& b0 u" I+ m6 W$ C3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
4 [) @( W9 K1 j2 z2 ]5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
; v1 U6 k1 C; z$ x) n6.你沒說哪個 RC 不好   我只能猜 VREF
+ A& S  ]. z6 c- E5 q7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
. t/ \6 i7 s( }  J# c4 x( N9 a我認為你標 M2 的為 NMOS M1 的是 PMOS
0 m+ {3 C8 c6 G1 i* [; t; u' R若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
請問大大有什麼可以建議我去修改的呢?
9 C5 w3 S) y8 p+ b7 \3 e0 T' B
2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?
8 V" w" o/ `. I6 S" R6 b8 L: F% [
3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
所以上面的元件都沒有尺寸.
# L. \$ Y- \. S. u1 L  P" m
4.電路圖不是正確的是指??這個電路圖沒有任何功能??
; t( _  |  f3 @( u: ?, d4 h, n
5.VREF是再電阻的第二根

6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
4 k; S) r0 Z$ k! P" G  所以小弟我也不知道哪一部分的RC效應比較嚴重.
我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
5 E3 \) ]' D6 E  h; c$ G" N( N不過我不知道該怎麼去找那些是在佈局圖的哪裡.

; e" k/ N9 L1 F' N: O' m7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.


; R2 I! }2 f2 D' s4 w8 E0 \( Q. U謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
. `1 A. V1 G' B5 w( R這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
; p: o2 F! S% F. F' |9 |* ]+ n, w5 C應該會是以 Hierarchical 形式 呈現
/ r# b/ q" S% N# q4 F: u% q# ^- X9 S
以Calibre來說  會是這樣的格式

寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
; c% E2 B4 }( H6 B3 i$ v5 I! o4 Ac000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
c000012346           xsdctl.xyctl.rba0              vss                8.50ff
: H4 s% o9 }  Q....

這裡的節點AB可以是
: w1 E9 R$ X( s+ z" M* a9 c6 \2 H% d可以是某個點對VSS的電容
也可以是兩個點之間的 Couple 電容

( D1 T' T* f7 i1 B( Q& j2 \不知道這樣有沒有回答到你的問題
2 M% W6 P5 v# _6 F, ?; v: C如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
! y9 f! ]( b) B& U你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||
* `0 ~0 d1 b1 B7 {: ]( Q
8 d/ C# p6 L% O. y) ~) @6 D我印象中 Calibre 有三種抽取方式
( X) q# s. W3 L, ]9 u
; z6 @2 n3 y4 z0 d! ~7 a, U4 `- J1.  Lump
+ y( n, {* ~4 t  e2. Distribute
: Q. m8 q8 ^+ b$ m/ U* s3. point to point
/ b" o8 Q; |5 u
8 X% |( b! N) K) i, `& n4 u選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
" l! g( h( j+ \所以會看不到該節點的 total 的寄生電容
9 \% l3 p* z2 {) I+ w' k0 S
選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
0 X3 {) E) o  b* ?* l選第三種  除了 RC Pai-model之外還會有 couple電容出現.
4 j, i2 I% S  n$ h, ^
所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
各層的 square電阻 自己model就可以了.
' F2 X0 U4 _  O5 [& H7 G0 U
選擇第一種抽取方式 得到LPE之後   在把電容值做排序
- h, ^" Y/ X3 _) C/ z- {) [4 vsort -n +2  lpe_file  >!  new_file
就可以看到  哪些節點比較 Critical了
自然就會明白 那些節點在連接的時候,  Layout畫得不好.
( D" P" Q0 X) O5 D/ M, C
[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
- O) g. E% o" z' x( V, k' A因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
" p7 ~: L% y* q  \% K) M此類資料對我幫助很大
$ r7 g, O3 t& F9 }# c1 z& j幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
( V: X* q, I1 h2 b  d出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
出Pin後的Path以砲管型Metal逐步加寬!
並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．