Cadrnce tools 二人畫同樣的schematic為何量測delay之數據會不同?

君婷

我和同學使用cadence tools 畫所設計的全加器的schematic而跑pri-sim時順便測delay並計算每個clock的總平均延遲時間，但發現
/ _2 C2 O) p6 X  g到我測出的總平均延遲時間 與同學畫的所量測出來的居然不同!
$ B$ l9 v9 g9 t/ e: v; y簡單點的說就是2人明明都畫一樣的電路 但測量每1個clock 的delay時間居然都不同? 電路波形我們有跑hspice看過沒有錯喔!
- j* e4 P! @! n. f0 E, U- g3 r4 |小妹現在想請教一下!
cadence tools畫schematic時 是不是在composer視窗裡所畫的電路圖其連接線畫長畫短  都會影響跑pri-sim時 測量出的delay時間皆不同?????
; m# u/ k: Q1 E7 U不是只有畫layout時 才會因個人layout功力，使得跑post-sim時所測出的delay會不同嗎? 畫schematic也需要技巧? 否則影響pri-sim的結果?
我不過schematic畫的較隨便 為了趕時間 拉線拉的很難看 ，電路畫的很大 ，而同學是畫的很小，但我們測出的每一個clock的delay時間卻不同
請問一下先進們  ，關於畫schematic 隨便畫 與畫的很好看 對於跑pri-sim 測delay時會有差別影響嗎? 畫schematic時不能隨便畫的難看嗎? 不是只要電路接對 跑pri-sim 時 波形正確不就好嗎?  是畫layout時才要講求技巧讓post-sim的波形能很好吧!

麻煩大大們能告訴我 cadence tools的使用經驗，因為我們老師時常開會 又找不到他問了!  謝謝^^

shaq

首先，check PMOS % NMOS 的長寬比是否一致？
+ _& x9 p1 ~0 t' n7 Q還有所使用的製程檔是否一致（連 model file 的版號都要一樣）？
基本上，composer畫的電路圖之連接線並不會影響 delay time，
3 b2 S1 L2 M% F" t- P- A因為 composer 只是將電路圖轉成 spice netlist 檔而已...

m851055

電路圖之連接線並不會影響 delay time，可以檢查spice model是否使用相同的files，再檢查MOS的size是否相同。

Oo海闊天空oO

有可能就是因為畫的很隨便~~
所以長寬比不小心設錯~~
- ?. \; N2 w: s小心檢查一下吧

mt7344

CHECK一下 DRC/ERC/LVS/LPE 的結果!!
看一下  哪邊的差異比較大!!  應該可以找出問題點在哪裡!!

stu0804

相信在學校上課老師給大家的製程檔案相同, 應該去注意一下你和朋友電路N/PMOS的長寬比

yhchang

感覺 妳們兩個人的電路應該是不一樣的
( O" o5 ^* D1 J8 U一定有哪邊設錯
你可以把兩個人的 Netlist 拿出來
3 F! B" F' H0 b/ h: |用工作站指令 diff去比較
4 @+ v* S; D) c
同上面的大大所說
你的schematic 不管線 連得多長
3 H0 |5 l3 O, b) m, q. y其實Netlist 出來都是當成 short在一起