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我和同學使用cadence tools 畫所設計的全加器的schematic而跑pri-sim時順便測delay並計算每個clock的總平均延遲時間,但發現
( r& c2 c& v* `& B9 ~到我測出的總平均延遲時間 與同學畫的所量測出來的居然不同!' Y, l: x1 R" m
簡單點的說就是2人明明都畫一樣的電路 但測量每1個clock 的delay時間居然都不同? 電路波形我們有跑hspice看過沒有錯喔!
: K' c6 y t) b! Y( }小妹現在想請教一下!
8 [, Z+ |* U2 D4 ^. W. Qcadence tools畫schematic時 是不是在composer視窗裡所畫的電路圖其連接線畫長畫短 都會影響跑pri-sim時 測量出的delay時間皆不同?????
5 q3 W `. k) ~* f2 n. b7 R/ A- \不是只有畫layout時 才會因個人layout功力,使得跑post-sim時所測出的delay會不同嗎? 畫schematic也需要技巧? 否則影響pri-sim的結果?
( [7 K2 d8 X' y我不過schematic畫的較隨便 為了趕時間 拉線拉的很難看 ,電路畫的很大 ,而同學是畫的很小,但我們測出的每一個clock的delay時間卻不同
, C. |1 o) ^' ]7 `4 _請問一下先進們 ,關於畫schematic 隨便畫 與畫的很好看 對於跑pri-sim 測delay時會有差別影響嗎? 畫schematic時不能隨便畫的難看嗎? 不是只要電路接對 跑pri-sim 時 波形正確不就好嗎? 是畫layout時才要講求技巧讓post-sim的波形能很好吧!+ W) \" e# ^. ~2 P, h- {
8 s. [6 }5 Q$ m! _3 k6 P" X0 r0 v麻煩大大們能告訴我 cadence tools的使用經驗,因為我們老師時常開會 又找不到他問了! 謝謝^^ |
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