有關動態電路layout的一些問題

piepie1244

請教各位專精人士，
6 o" N( [, D' w/ c1 S小弟目前要tape out一顆32bit的Kogge-Stone adder（130nm TSMC）（主要
為dynamic circuit)，有幾個基本layout的問題想請教，
+ |. u+ h# S6 O! h2 ]2 U$ |
# o2 M7 g1 {" X0 D: o1.因為是數位電路，想請問一下，直接在MOS的diffusion上（已有contact和metal 1)上打一個via到metal 2，再由此metal 2把訊號（Drain or Source)送出去，這樣的layout方式好嗎？
: X" |" g6 Y. o5 z1 O! r) T2.clock除了要長clock tree把clock訊號送到local的電路外,有沒有需要特別注意的，比如說：在local的電路裡，要注意什麼情形才不會使的clock skew變嚴重，local的clock要走哪幾層比較好，等等之類的
! e( h  D8 A% n4 \3.在這種架構上，有沒有需要特別注意的地方。
( V- Z6 @! N' g+ ~
. ^% f" ?: T; Q" [5 @因為是第一次lay動態電路，所以不太清楚要注意什麼，還有請各位大大提供意見。感謝

m851055

1.因為是數位電路，想請問一下，直接在MOS的diffusion上（已有contact和metal 1)上打一個via到metal 2，再由此metal 2把訊號（Drain or Source)送出去，這樣的layout方式好嗎？
  ^1 D5 o  G1 V+ s
-->較不好，因為縱深落差較大

piepie1244

請問一下 縱深大 會發生怎樣不好的效應呢？？ 謝謝您的回復

m851055

原帖由 piepie1244 於 2007-9-5 08:14 PM 發表
; h- m9 Q4 r( S1 K, [6 X. W* ^請問一下 縱深大 會發生怎樣不好的效應呢？？ 謝謝您的回復

& K% T1 y8 X2 d
7 }  h& v' S1 P: B3 a
1 J  @* u  }' E在etch時侧壁的metal會etch不乾淨，造成的影響如殘留metal掉到其他導線上，造成leakage......................

jauylmz

請問 m851055
. x, T5 ]0 l! C* N3 [9 \+ r) Z& t
就這點需裡要如何改善   加大 Spacing嗎，還是要先拉一小段線再換到M2