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這裡應該是您把DRC和LVS的error放一起講了,- g4 A& l6 E( m. l& S
我把兩種error分開來解釋好了.
) u( H: h+ j# N; I8 b以下先講DRC的error.
7 M3 U/ C* ?6 C
1 P$ `! b; t! ~) ?( Q9 I) t====================DRC Error=====================
. ` W# c- [3 B# v1 C) v8 M8 D2 ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
. c5 l4 S1 p; ]- u
$ I, w& }# _0 D6 @, o若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,% A- \" {. M0 o" b. t
此類錯誤在DRC驗證時就會出現了,
; J# k% \8 W( O6 `5 @( i1 ?不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
4 C7 z; r4 E: B9 y9 u只是我自己把它歸在DRC Error而已.6 d$ _- p/ ]2 T' |6 b! O Y$ |
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.4 k8 E& g9 G2 Q" U' g1 g2 ^
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.5 H T) @" j/ K( [ b* n3 z7 r
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.4 j' ?$ y* l9 a/ X: c# R
5 z; ^ K/ [$ p& y" l% E* F4 [1 M1R1 Minimum density of MET1 area [%] =30
3 w( r$ l. R$ w+ ~7 h3 g6 v% N+ \1 M2R1 Minimum density of MET2 area [%] =30, l+ }0 @, \( @/ @
1 M3R1 Minimum density of MET3 area [%] =30
5 W. \* y' Y/ s: \. K N/ f1 M4R1 Minimum density of MET4 area [%] =30
0 V: E; A9 V+ n" u7 R0 g5 ^' `
* K1 A8 h8 N7 ^2 |以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
R/ V% V3 H- {/ y$ }3 \為確保製程良率, foundry通常會制定這樣的rule,( a4 G, f L) y; D5 r+ t
不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",; A# s" {' J2 Y: G6 [1 P! x
以及要用來補metal density的dummy cell的size及其所需間隔的space,: D/ W! O$ R; d( j+ y
則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
, w9 _' Q4 |: f/ H8 R應該在蠻後面的地方, 您可以翻Design Rule看看.) J( I1 T* [" ~6 X$ K8 b7 w
- ~' V( _+ O4 G Z+ A1 POC1 Minimum POLY1 to DIFF spacing = 0.2
/ x1 A8 k6 f$ d
2 t5 ]. u; v9 `5 v$ l, J上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
$ Q; S9 J- M [! i5 M用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.0 T, ?2 u( X5 o* L j4 t% `: }
個人猜想, 以及根據經驗的猜測呢...; O' _" a2 X; p
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
2 d% N' y2 z6 r) X) B' D/ q5 q% E或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,$ W" H0 i4 D' d X }9 I) c
而此點與上述的metal density無關, 是一定要修改的DRC Error.
$ ]# ~- d7 y4 {- c. Y( j
" a' Y w, _/ Y: R. O====================LVS Error=====================; P5 T% z2 V0 L3 V
再來是LVS的Error:
- R$ [3 Z3 \8 D ]
2 V1 C! e# t8 K# O4 Label/Pin is on a net with a different name/ e0 _/ [7 [. p) c6 x* `+ R! D7 i
: n' s2 } ^4 z9 O, x( U9 g這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
7 ]' [, R! v: Z" u1 h廣義的來說, 一條metal線(或應該說是一個節點), 2 U( }! J/ y) E8 ?: o' G6 G
絕對只能有一個名字, 也就是它就應該只能打一個pin, # t( F* j: ^* r9 q% \
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
" f. ]0 e3 u- S" \6 R或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,0 O& a$ d; ^* I t5 Z/ M, K
那麼這一條error應該就能夠解決了.
0 ^* y* H) w, t+ _
$ f& {/ A/ f$ u4 ` P& M1 Figure Causing Multiple Stamped Connections
6 f2 |' [3 ~! w) @) b( g1 Figure Having Multiple Stamped Connections p$ w- u9 o9 f
* s6 \$ T0 `/ W+ l這兩條的話呢, 如果沒有意外的話,
: o5 Z. A# E1 N! P. s% r其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...7 d# \, ^" X; h* f3 A( ^
所以若是您解決了上面LVS的第一條Label/Pin的問題之後,# Z- y' f p+ `& o& V N: V6 l
照理說這兩條就不應該再出現了,
/ b3 y* O, `6 N- t若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.8 y, c r0 N. }7 L A: F
$ i3 U( j3 H4 _ X
最後補充一點點東西...
3 B, u$ P; t- X4 ?6 x6 g+ E& p# O看您發問時候的問題排版, ERC那條排在最上面,1 O) ^% v0 i9 Y- {
所以我猜有這幾種情況:; k' a2 @) T+ \, D5 B, Q# B, ]
1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
: _. z& B0 ~% c& e4 k0 K2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
. b/ V* O: {8 { y3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...# l& n$ C- m& N
, |2 ?* c! ?. o" ]. j一點點經驗, 希望有幫上您的忙!! |
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狗仔卡
發表於 2007-9-6 22:25:20
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