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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:0 q7 G7 Y% A9 v; w
        建立扎實的技術吧!!
' g( x$ m, z, `# V) y2 D5 l        提供兩個網站有很多資料!!
/ Z$ T1 {; Y4 ?7 ~5 B        
& d: q% U, y0 Z6 a; g" V  }http://www.opencores.org/3 b& M* I  K' s, l$ {# q
http://www.veripool.com/cadlist.html
: |$ }+ d5 Y% q- B, I8 L
7 n7 Y- ?! G% |) u# L- T    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎4 \0 x3 S, ]% J  D1 }' G! j1 A
聽說真正先進製程的公司# @) f5 J5 v( ~. m& Y
或是做CPU的大公司  _; ?% k+ W! z- m; G. Q% Q0 [
都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章
2 k$ o" p5 i% A0 D! T8 w4 j8 ^. J- [像類比IC  有許多的 layout 技巧% T0 r# A" H- t9 s. d
大部分都是  發生問題之後  才有解的3 F6 ~0 B2 I* H& u  v
只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段+ ]3 |6 R) V1 \- d
想了解的是比較詳細的佈局規則跟內容# d! R5 Z( U5 i
例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題2 S" V2 q; o3 g: F7 P* C0 p; }
希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應9 k. G# M+ r; [
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!6 o  p. r  j! W. l* \

6 I% l( S, R2 T先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)8 A, W7 @7 I4 r- ]3 l
也有友站區分成:
- J; W) {; x! R7 W- P: G
& `. j  `, Y( b8 \Circuit & Simulation
% \  V& K, R% M) m& }Circuit architecture / Composer / Simulation / Analysis & others related to circuit design
. P0 {$ @' l. U( @9 ], ^( m) T
Layout & Verification
7 ^+ w* z$ R6 T8 L' R' O+ F- HLayout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related
0 U3 e8 x5 ~$ a; E! H, w; M1 C( I3 G2 S  V+ [# m! U" @
Language & Programming3 e1 i" b: y: @$ l$ W$ x7 h
VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.
8 i( i5 W! |/ U9 J  m7 B
; }& g+ o; c- GGeneral Topics( {- B# Q  I; \3 T
Roadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
' _8 K2 M$ `8 }% H

7 S+ [- G5 E3 q0 v5 n+ J5 T長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!+ J9 F. j2 k9 X
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。
6 D& y" ^* l  j3 i; }, A小妹希望能徹底了解除錯訊息 所要表達的意思!% w- c* l5 J- o; t6 w# _- D& g
而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!
4 p0 F$ ?! W8 X/ a) @- J如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!: `6 r, C+ @- N) k  y+ T
但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!
% o) L8 K8 Q- c0 e$ V小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^$ b2 e* E# q6 j; q) s8 n; m0 G; X% Q
相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表 : U$ |& D! w( l4 b2 n
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!8 o8 j3 R" f4 d& }& b
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...

6 d' a2 r6 v  Z! [' |" ~( M& l5 U* _) N6 P9 z4 k0 r
關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準
; R8 Z' F" W% r因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,
; S! q( u/ G# E, j- @1 n' p5 k- p: N所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。
  K$ |" u) b* k* t# |0 o% f* ?+ c( w, ^/ J0 W
建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。7 K8 j5 c5 U" D

) L0 s' K9 e" w. |& q( e) z+ ]8 `LVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)1 i$ a" a* E7 D6 v" |' E7 [

8 n( Q. p. L) U6 L# H3 j0 mLAYOUT / x6 }0 ?9 @. A* `" u) P( T
最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點
1 w/ q; k* b! p4 A5 N5 N" h7 sex:9 D, w, }0 m$ m, [: }# z: c3 b
$ ^' B# H' @' O3 ]! |) W0 c
layout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock( E, @5 t8 ]6 N% {, Z
在netlist 的top cell看到的8 W) w( T' ?& s+ q% o% ]
.subckt topcell A B C VDD VSS clock& l1 R" ~' X7 f6 h4 W' [
# I8 p; n! N/ ?6 A
以上應該相符合
/ p2 C, O: |4 I$ _2 O+ _/ L! ^1 K  K: d& S7 I' b
如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist$ M3 q7 q2 _. C: F; [
===========================================
3 N0 d) u2 D4 U& Iport對了後先解short問題,vdd&vss有short這就不用玩了
; a; u; z0 M% b# ?1 e. d& m" s這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@8 d+ G! z& X3 U# h" O* h

: }) k3 k$ G$ K1 Z) f' k再者看有沒有soft connect. m! d6 M0 d6 P% P# B
這個部份在有多組電源名稱時會發生+ u! M5 D3 ^; J/ y* F; J: }
ex : DVDD DVSS for 數位8 e; [& @& g# i2 u( Y
      AVDD AVSS for 類比$ s! U% N& h2 P8 ~7 `# {, w
      VDD33 VSS33 for IO ring使用
' b+ b! v9 f* e+ F+ E# V) y0 S0 \1 S. g8 ~* S" B+ [
正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形7 w& q3 [- D  H. M9 L
現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。
8 n8 M7 c$ h' k' E3 K! h==================================================) e) b/ }: c$ ~( x
其他一些比較平常的狀況
- I1 D) p; a  @1 A, U" \2 Tlayout 上2條net對上 netlist上面的1條net
6 c1 x* V9 {6 m8 S  U' V& r===>通常是open掉了
7 {& B" V7 g) y  F8 hlayout 上一條net對上 netlist上的2條net
. |9 `3 P. C* n/ G' ^+ F===>應該是short到了
+ {  n+ v- ~& ]' P! l. H# \9 t4 j$ v: [1 L0 }) J2 J
2對2 互換的線
& a2 R/ t- ~4 r9 H8 k/ x你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到
# m3 c! i6 F: _; S4 _這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。
' W- x: ^" W  h5 u  P# y8 ~0 a這個好像在cmd 有選項可以調整的0 S4 H# y9 ~) W, e
==================================================4 }3 q& b/ o  g- r" x6 S' k1 d8 b
有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?
) U; E* e6 f( S* D+ G3 F是覺得煩還是看不懂?& {* Q1 J1 X- n. }" t( I
像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,
) H5 P! A! @9 V+ E因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。& `( z8 M0 `" f
==================================================
8 P8 l& i$ g8 h2 A8 R: M7 V  A8 ?- y, o6 K& }& u; V
個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達0 v0 o& Y2 l7 \
希望對大家有的助益。

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!
+ ]0 B6 Y# d; B% H8 W% N小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。8 [  E( M% e) \% I5 Z0 {
, E# p; o" t" ~
但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等..." U' u1 M9 L4 R  C( A$ k) d
還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂& o0 J- u+ p- C7 n
command file內容吧 ?' x  f8 C7 e% q$ ~6 ?+ p. ]8 m/ l
我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^/ V" C- G* X/ y9 w
目前暫時還沒找到呢!
1 X1 U+ m" O* q2 K7 J這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。
  V0 }2 |1 }  v這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。: b- c; H! {/ S' |: [1 x
1 w( T$ U& z# v$ U
各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,
* C' Y* F/ b9 f% `7 G% d! m  \只是一些指令的不同。
* M1 X  h) n& |0 ?6 W7 {" o: [
% C* p' u8 M# C/ C  ]這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...
3 a) F) W0 p: C/ G+ o. N9 M所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西
3 U/ B/ P4 ~* f4 a8 M4 P在未來竟然會被拋棄,那倒不如不要學。
/ n  w: u) L5 K  {! L( P) j( |' r因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業% ?, W6 _& b9 `8 `/ |0 H6 n
找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。2 @2 P- e, |9 C
那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是
* \+ B+ ]. m% I9 s0 K. qLAYOUT在畫不同類型的電路時
. @2 S0 n( W2 `' F9 O7 j9 y# L佈局的方法是否會有所不同?
/ B+ r$ t: Z5 _% I. W
7 M4 w0 C0 N! q+ F: S還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
/ l7 w) n* E* B! @8 b但是我們這些很少看LAYOUT的RD 就會被一大堆顏色
& \; `" q0 F' q給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~2 j8 A+ Z+ k5 H+ \
像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外
' a5 F% w( T; j, s8 _+ ]. P1 b還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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