[問題]關於某篇文章設計capless LDO 的 PMOS

jeff710203

各位先進們
  B2 `3 o0 b3 _$ F                                                                                
請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system
                                                                                
在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table3
) K  c& R1 |! `: a8 \                                                                                
4 F/ u/ A4 ~- m提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V
/ z" B( T1 H% y! F4 `5 F9 B                                                                                
以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA
! G+ d4 a6 o0 c# Q9 S( q                                                                                
以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下
: s% o9 M! r. b9 K2 `                                                                                
感謝

jackrabbit

跟bias條件有關
W/L=40000, Id=10uA, PMOS是bias在weak inversion
# j1 K% t* @% o7 z( l5 Cgm 本來就大
/ d6 a! B4 U3 E! w. D至於模擬的方式, PMOS source 接3V, drain 接2.8V
掃gate電壓看電流, 找Id=10uA下的gm
: _% b' p3 T' |前提是你的spice model 有cover weak inversion (通常不太準~)

finster

這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向
2007年那篇算是比較早期的作法了
3 }4 S  J' U6 j且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大
! j" B3 e" r4 s後來仔細追究,發現是

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laasong

來看一看
' b% J$ A2 k% @% k8 @! j$ Ncapless ldo真的需要考慮更多的是  補償  voltage drop
! O& {' m1 o' T  A5 g  r3 }' f傳統作法都是還會在layout有空間的地方塞一堆電容
比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ

finster

現在的cap-less LDO走的是low quiescent current的error amplifier
以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下
* V! {( L: G+ w8 V# t
9 O/ j& d: i) B( ]$ d. x) |以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想
; H8 `, s4 O& j9 L7 |% E3 D0 J這是RD的宿命

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hoodlum

cap-less, low quiescent current 有時跟要能快速response output voltage
. Q6 R1 y; D- C" B# P' xdrop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解
可以學習一下

augusta

學 習 一 下

engineer

又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。

casper1983

最近有一些需求，需要用到capless ldo，來參予討論一下

大澤@FB

感謝分享。我來研究研究一下

何建頫@FB

感謝大大們的討論
  m  G2 @, r# @) U小弟來研究一下

martinlin1688

最近正研讀這類電路,還不清楚設計考量

Juneje

Thanks for your sharing  It's a good reference for me.

shuangzi

感謝分享。A good topic to discussed.

shuangzi

大大見解獨到, Thank you
! X% u2 K, d0 P0 a8 E' w

t3269713

最近讀這篇也有一堆問題
極零點分析 和 電路的動作原理都有不清楚的地方

mky95361

想看一下隱藏內容                     

andy2000a

  看下  是 發現如何 設計  capless  LDO
# ]% o% v1 G3 J1 g
8 ]  D. L* Z1 x0 Q
2 Z; m7 ?! X% |4 {4 q

lin7237226

感謝分享~~
7 _$ y3 K. n0 k5 F6 g

vindiesl2000

想看一下隱藏內容;感謝分享;感謝參與討論,謝謝