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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › [問題]關於某篇文章設計capless LDO 的 PMOS
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[問題求助] [問題]關於某篇文章設計capless LDO 的 PMOS

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1#
發表於 2014-7-13 22:36:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位先進們
  f# ~5 S, [+ U$ M1 B                                                                                $ U$ @3 P; m6 R2 L* ~- S: W# K9 k# @
請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system
& n$ d: h+ ~! i, l  G                                                                                ' e; P8 ~9 L( j% P
在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table3, f* |/ w8 O) y; l. V
                                                                                
4 L8 b0 r# E" K2 u提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V
, o4 `" Z4 ^( l! L! c: D                                                                                
4 z$ B* r( G8 s, h: A以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA9 w1 M3 r8 ?% e7 D! p/ b
                                                                                
) G# o# y; E$ a+ I) D% w2 v以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下4 H* @: n- w0 _
                                                                                - n# D" r9 ^; ~! i, v3 e( |
感謝
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2#
發表於 2014-7-30 15:02:50 | 只看該作者
跟bias條件有關# K+ i! V8 U% H5 Y
W/L=40000, Id=10uA, PMOS是bias在weak inversion& r! q$ s+ T4 g: i9 r
gm 本來就大
& f! a2 @. f2 f8 I, t4 W- n至於模擬的方式, PMOS source 接3V, drain 接2.8V9 u3 @% Y# s0 l: y9 ]# t
掃gate電壓看電流, 找Id=10uA下的gm ; a$ H; W! m/ P8 q2 ~2 }
前提是你的spice model 有cover weak inversion (通常不太準~)
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finster
3#
發表於 2014-9-19 08:39:48 | 只看該作者
這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向3 _' S" W' K$ E
2007年那篇算是比較早期的作法了% D5 i* Q$ h1 Z- A# }4 F
且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大! k: D, K1 @+ R3 L
後來仔細追究,發現是
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laasong
4#
發表於 2014-9-20 13:14:42 | 只看該作者
來看一看
5 s, u, F, A) b" {, ~! j. x  Wcapless ldo真的需要考慮更多的是  補償  voltage drop' J) O6 U" ^1 u* J
傳統作法都是還會在layout有空間的地方塞一堆電容
( |) Y/ t6 d3 y8 o比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ
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finster
5#
發表於 2014-9-21 11:43:24 | 只看該作者
現在的cap-less LDO走的是low quiescent current的error amplifier) T4 ~' y. e- `7 R) e4 d
以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下( b  ?1 ^5 w" h6 d. x2 r/ G

& S: V0 w, |5 ^# m以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想
; ?; U4 f; a) K- c0 v: s0 i6 N+ C* X這是RD的宿命. I5 E& K8 B' ?- W: Y4 n  l

: l% T* _3 U  q* W# R
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hoodlum
6#
發表於 2014-9-24 12:50:33 | 只看該作者
cap-less, low quiescent current 有時跟要能快速response output voltage - `) K' C; n' d8 B$ N3 H
drop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解$ k8 u8 o2 x$ k9 N
可以學習一下
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8#
發表於 2015-8-29 21:29:55 | 只看該作者
又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。
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9#
發表於 2015-9-19 13:11:07 | 只看該作者
最近有一些需求，需要用到capless ldo，來參予討論一下
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10#
發表於 2016-6-25 22:51:24 | 只看該作者
感謝分享。我來研究研究一下
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11#
發表於 2016-8-12 00:59:41 | 只看該作者
感謝大大們的討論
# u# o7 N% {% H2 D" g小弟來研究一下
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12#
發表於 2016-9-20 10:36:22 | 只看該作者
最近正研讀這類電路,還不清楚設計考量
. }. g9 P& R5 K3 e1 S: _3 X
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Juneje
13#
發表於 2016-12-6 16:19:12 | 只看該作者

* k" U  w/ H6 ^) e$ n8 FThanks for your sharing  It's a good reference for me.
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shuangzi
14#
發表於 2017-2-20 16:49:40 | 只看該作者
感謝分享。A good topic to discussed.
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shuangzi
15#
發表於 2017-2-20 16:51:52 | 只看該作者
大大見解獨到, Thank you
9 Z1 m8 _5 t& S% _7 |, V! f2 k9 A+ p! Y" o! t/ x% \- `
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16#
發表於 2018-12-6 17:18:28 | 只看該作者
最近讀這篇也有一堆問題
' t' R: G0 o/ I/ @% r, L1 l9 p; i6 p極零點分析 和 電路的動作原理都有不清楚的地方
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mky95361
17#
發表於 2019-1-6 20:45:51 | 只看該作者
想看一下隱藏內容                     
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18#
發表於 2020-8-6 11:19:22 | 只看該作者
  看下  是 發現如何 設計  capless  LDO
0 t/ Y8 Q# e( t( y  V8 q$ p- o0 I/ X! n4 c1 Y& J% O

" M. L# x2 ], V
. ^+ y9 u" b9 k4 F- A# w
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20#
發表於 2021-2-5 14:27:40 | 只看該作者
想看一下隱藏內容;感謝分享;感謝參與討論,謝謝" A" t6 F: k; @; v
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