|
├─doc% V. q( G. m1 b4 b5 j+ t
│ ├─Cortex-M0_TechnicalReferenceManual_Frame
2 d; I9 k& G& I+ R/ Y: q3 p$ R4 l6 F│ │ └─graphics# w8 |/ {5 x. t5 H: j5 O+ ]
│ ├─Cortex-M0_UserGuideReferenceMaterial_Frame( c i1 d" H' b1 O4 m# \9 g
│ │ └─graphics5 B% E3 l+ b0 h9 H
│ └─Cortex-M0_UserGuideReferenceMaterial_XML) E* v5 h. D0 |2 ^6 j% |6 ?
│ └─graphics; ^% ^0 k2 y3 z) c$ j8 w
├─implementation
$ f ]$ p% v5 `4 X H│ └─vectors
% `5 B: a4 J; x, ~+ n5 h2 J│ ├─CORTEXM0IMP! f5 ]) h, e5 k/ f# ?
│ │ ├─crf K$ T& k! ]( W
│ │ ├─srpg6 z, m8 y& K* O8 g% x) e% m
│ │ └─tbench
5 X, Q" [6 ~; c│ │ └─logs
- V/ h) o# \, E @ r" _8 U* A│ ├─CORTEXM0INTEGRATIONIMP, g3 Z8 b/ R# l4 M6 ?
│ │ ├─crf) A+ ]6 R- V1 J3 g0 g }2 i2 q! J
│ │ ├─srpg
: L1 A3 E% {# K0 ?│ │ └─tbench R, p9 w3 U% g3 O. b- p: }
│ │ └─logs) S# w) |2 W, c# ^# T3 b+ c
│ └─tools
7 H& I1 K( |5 R& a' l│ └─VerilogCrf8 S8 b- F0 J2 }7 |- h
├─integration_kit
- V& S0 g% `% `. C+ J5 A, G│ ├─logical S9 U# q+ O* [' P
│ │ ├─cm0ikmcu
2 I& V2 h( {% e8 M+ R0 F! i5 a# y" w│ │ │ └─verilog6 J# t# j, w& X3 m! [; p* W E7 [ R
│ │ └─tbench( r- r/ B0 q/ V6 m
│ │ └─verilog
3 F: l5 h7 o6 ]9 q- |│ └─validation
: G1 @* B9 ~) M8 e│ ├─glogs
1 c6 a: l3 h5 r9 t5 i│ ├─logs, v# y# g h% _4 D* o6 e/ h7 E& z
│ ├─mdk& D' \1 ^) w, g: ~# D) l
│ ├─srpg- U8 y' J# E/ [3 b8 }, [; i
│ ├─tests
6 a E1 [$ y( }, M- @- N6 H│ │ └─CMSIS0 {# a9 t- e+ H, o
│ │ └─Core
2 j7 {0 P; ?0 u! A│ │ ├─CM09 O4 r, Q" t X9 C! A& i1 M
│ │ └─Documentation6 a p4 N }% k" p* Y. x
│ └─vectors: D4 M' z7 I( p% j% B3 O# s! u' z- L) {" `
├─ipxact
; W2 ^: _2 d5 q: S8 L│ ├─busdefs
! [) N& @" S2 Q- U5 k│ │ ├─amba.com
. h/ J! g1 ?* J5 N% B( }3 U│ │ │ └─AMBA3- V! k7 W) E, r$ U% L4 D
│ │ └─arm.com
, y$ v: y$ C7 p6 @: A│ │ ├─CoreSight
8 q/ e8 p% Z: X: d! W│ │ ├─Cortex-M0. N6 X/ |5 m# M1 z f' K
│ │ └─CortexMCores
1 E3 E7 d# n) m9 X# Z9 H│ ├─channels1 ]+ \* B" ?2 t3 n+ E* z
│ │ └─arm.com
7 X% P- W7 T, Q3 ^│ │ └─Cortex-M08 Z+ k9 V8 } ]3 j9 P1 S7 E- g3 s
│ │ └─rtl, i. I! i0 R) t% _
│ └─components
) v! K8 r3 h9 s│ └─arm.com: {$ L5 J2 I* Y! u; u
│ └─Cortex-M0
/ N- _" Y. r3 d* b4 j* O# `7 V3 b) s└─logical X% q0 _6 I, c- ?4 ?* ?6 e8 l( C$ {
├─cortexm0
2 r$ ` S8 d7 q' h │ └─verilog$ ^! t( U1 S( w1 e& n& n3 s
├─cortexm0_dap" P3 q3 P/ H! ~- X$ i
│ └─verilog" J( e& Q& ^( x1 e+ L
├─cortexm0_integration# U7 ]6 x4 H. l: r, t3 a& c& T
│ └─verilog
5 s! M6 I h# l( o+ z" ~; ? z! C5 o' h) T ├─models
: |. A8 \4 J; y' [, j% X4 R' k7 ~ │ ├─cells
6 L. M" X5 ^6 ] │ ├─cpf* N4 |* a# w7 }! X* Z" g
│ ├─upf$ d! H2 f- y& ?8 Y: {# O0 p
│ └─wrappers
& M7 ^/ \$ j W7 H, z: }" [9 d& G6 _3 _ └─ualdis
# C7 J9 v1 Y3 r7 Y: Y3 a └─verilog$ q5 ]' T0 s6 n8 {/ X0 }6 Y' o8 B$ l
|
本帖子中包含更多資源
您需要 登錄 才可以下載或查看,沒有帳號?申請會員
x
|