brief for Cortex-M0/M3 Logical Validation Implementation

sinoicboy

├─doc
# s  X+ u+ Y7 ?& w) O( F* l# I& C- B" y6 `$ z│  ├─Cortex-M0_TechnicalReferenceManual_Frame
│  │  └─graphics
% e$ S& V0 E( ]- p! a- V│  ├─Cortex-M0_UserGuideReferenceMaterial_Frame
) R, A# p4 ^& `/ b( x+ G4 L1 D│  │  └─graphics
' M* Q  L$ {$ s; P3 `) P3 U6 V│  └─Cortex-M0_UserGuideReferenceMaterial_XML
0 `, G" v3 N0 g9 `( |, g│      └─graphics
├─implementation
1 ?' @4 t# [4 v6 t% E│  └─vectors
│      ├─CORTEXM0IMP
│      │  ├─crf
0 V7 K/ C+ f3 u+ D: k│      │  ├─srpg
│      │  └─tbench
│      │      └─logs
│      ├─CORTEXM0INTEGRATIONIMP
│      │  ├─crf
/ p; A; Z  B. Z  Y& w& [6 h│      │  ├─srpg
+ H1 S' a8 n9 I4 t7 ~│      │  └─tbench
' ~, |2 X6 I! @$ ~$ c+ l! d& i│      │      └─logs
$ K( G+ Z3 B) {# v8 |0 ^│      └─tools
' Q; w5 s0 K2 Q. K+ d$ {│          └─VerilogCrf
! b) M) h3 O0 _! B/ N# k├─integration_kit
│  ├─logical
│  │  ├─cm0ikmcu
4 z( N: k: T% I% o3 s│  │  │  └─verilog
│  │  └─tbench
. i: R. b& k! G- d, c. }│  │      └─verilog
: E% V- b; r% ~. Y2 i│  └─validation
6 p. D. I5 Y( K! D│      ├─glogs
│      ├─logs
│      ├─mdk
5 y' R. m; }5 r/ V+ d: U3 m2 [; M4 _│      ├─srpg
│      ├─tests
, G/ K2 I$ i1 e; M' ~│      │  └─CMSIS
) R" s- }+ U# q* c& C; B. j│      │      └─Core
│      │          ├─CM0
│      │          └─Documentation
│      └─vectors
5 A& d& @& q5 L7 s& t# R├─ipxact
( Q$ w* o, J1 r- p  ?# ~9 g3 ]2 r│  ├─busdefs
. q! m+ k+ f" \8 J$ S3 O$ W│  │  ├─amba.com
9 o; ^  c& D# }; p" H8 _│  │  │  └─AMBA3
% O" d! {* I) ]5 p+ ^; g│  │  └─arm.com
6 `# K4 k6 J: F+ ?, |- E5 A│  │      ├─CoreSight
│  │      ├─Cortex-M0
│  │      └─CortexMCores
. S% [$ d1 j) N│  ├─channels
/ H( X# K& U, S3 E+ V# v. ^( \│  │  └─arm.com
/ N& m9 z* R+ S# Q! [* n│  │      └─Cortex-M0
│  │          └─rtl
│  └─components
7 E' o; F, ^7 v! t' b% U3 U- Y6 ?: k│      └─arm.com
│          └─Cortex-M0
└─logical
    ├─cortexm0
# b/ X+ x0 U& p# {    │  └─verilog
    ├─cortexm0_dap
) n5 L& E3 y2 _7 @, H5 C% j3 m    │  └─verilog
0 e/ @3 o+ |! ~# M/ ?    ├─cortexm0_integration
    │  └─verilog
5 q7 {! p  C; y: z3 e    ├─models
    │  ├─cells
5 M) ^$ B4 ]) T2 R9 r6 G3 u    │  ├─cpf
3 M4 U- o8 J. [2 ~3 a    │  ├─upf
1 ~' |, L7 J7 z1 j* F1 B$ i  N    │  └─wrappers
    └─ualdis
        └─verilog
1 t( N$ f* X6 ^0 K

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sinoicboy

├─AT420-DA-03001-r2p0-00rel0
│  └─docs
│          DDI0337G_cortex_m3_r2p0_trm.pdf
│         
├─AT420-DC-02008-r2p0-00rel0
│  └─docs
│          DII0194A_cortex_m3_r2p0_csg.pdf
│         
├─AT420-DC-13001-r2p0-00rel0
│  └─docs
" E4 F, D' A3 F
│  │  │          CM3CodeMux.v
│  │  │          CM3flashmux.v
│  │  │          CM3ROMTable.v
& C1 W( M9 z' g. H│  │  │          CortexM3Integration.v
│  │  │         
│  │  ├─dapswjdp
6 Y2 J2 ]6 _3 w4 y! ^+ N│  │  │  │  README_DAPSWJDP
" ^( u% r& z( B3 t. m│  │  │  │  
│  │  │  └─verilog
, l9 |9 F) c& E4 B5 c│  │  │          DAPDpApbDefs.v
$ Y  \6 k0 l8 V1 X1 h│  │  │          DAPDpApbIfClamp.v
│  │  │          DAPDpApbSync.v
' L  g2 T: ]& H( k6 f: z) r2 K│  │  │          DAPDpClamp0.v
0 f& ^+ M4 e" p1 R│  │  │          DAPDpEnSync.v
2 N2 \" s: c3 r% |4 ~( J, T│  │  │          DAPDpIMux.v
& }) [2 t; {( G  x: Z; Q│  │  │          DAPDpSync.v
│  │  │          DAPJtagDpDefs.v
, S% Q! {5 c) i│  │  │          DAPJtagDpProtocol.v
+ i1 s7 [2 y+ X+ y0 M. J│  │  │          DAPSwDpApbIf.v
│  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
│  │  │          DAPSwDpSync.v
% n$ E* ?( D' f│  │  │          DAPSWJDP.v
│  │  │          DAPSwjDpDefs.v
│  │  │          DAPSwjWatcher.v
│  │  │         
│  │  ├─models
& ~) y2 f, w6 W; ]│  │  │  └─cells
│  │  │          CM3ClkGate.v
! R% f; O( L( m/ S│  │  │          CM3EtmClkGate.v
│  │  │          CM3Sync.v
9 I4 o$ L. c- a8 m2 ]9 O│  │  │         
│  │  └─tbench
│  │      └─verilog
│  │              AhbToApb.v
│  │              AtbLogger.v
- D" ^0 W! x7 q' a: Y2 |6 V) f│  │              BusMatrix.v
, Y2 M' t3 I6 a$ }2 \& c. s│  │              ClkReset.v
0 b4 x' x$ ~, y5 V3 U8 ^% N│  │              CM3BusComparator.v
│  │              CM3BusGasket.v
│  │              CM3TestExAcMnAhb.v
│  │              CM3ValAHBSplit.v
│  │              CM3ValApbTrickBox.v
5 o5 ?* l0 h0 R( _, b. L) T4 y│  │              CM3ValBusCompareCtrlReg.v
│  │              CM3ValControl.v
4 \- Q1 X# o4 l# M% V│  │              CM3ValDebugCore.v
│  │              CM3ValDualPortRAM.v
│  │              CM3ValDualPortWrapper.v
│  │              CM3ValETMTrickBox.v
│  │              CM3ValHTMTrickBox.v
# o) h" x5 m  l7 ^% n5 F# u* i; B│  │              CM3ValIRQGenerator1.v
0 g* `% C. ~4 J$ }2 z│  │              CM3ValIRQGenerator2.v
│  │              CM3ValJtagTrickBox.v
' W( `* ?8 U& O│  │              CM3ValMemory.v
│  │              CM3ValPMU.v
│  │              CM3ValRAM.v
│  │              CM3ValRAMWrapper.v
2 `& z1 h! G4 r$ n( o! s│  │              CM3ValScratchPad.v
│  │              CM3ValSWCapture.v
% Y- o5 \" Q0 r│  │              CM3ValTBDefs.v
│  │              CM3ValTraceOutput.v
│  │              CM3ValTraceSync.v

│      │  │  exclude_list.sc_waitstate
" N. C( _7 R7 Y% m) j3 M- t1 R
            │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
            │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
            │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
            │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
            │      │  
            │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
            │              cells_1.geo
0 j2 U. S8 F0 z            │              cells_1.pwr
! L- m3 T' j1 O: h            │              index.cli
            │              README.TXT
8 ]9 n6 f6 Q# N% J) q            │              rulesets
            │              VERSION.TXT
) V# y" i% L( i! z7 y. P            │              vias_1.geo
            │              
; a- M; m& ~6 K! \; e- T! l( u            └─tsmc
8 X1 |, D) j- f7 \! S/ _                └─t-n90-lo-sp-002-f1_1_6a_20060914
                    └─6X2Z
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The Future for the IOT, M0 and M3 will dominate the market.

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