在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
! h" |0 t8 m# Y( k0 Q' Y( a每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
3 q7 l5 k4 N; c( p而我想大家應該都能贊同這一點吧!!
/ h! I* I4 n8 o" v# A+ k' V做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
) b6 o, E' B3 S7 |" g4 i如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
( Q" k' c, l/ W" [那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
7 u1 |1 k2 ]# t, l. Zplacement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
* E% V* N0 X+ J在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
4 H2 `" _0 p! m5 L, @6 b或者拉出來的performance不好...等等的事情.
所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
1 }7 K, j& V9 e但是要如何才能做到周詳的計畫呢? 真的很困難耶...
! {! k& C- @, y  t( @- c6 Z或許DRC已經算是裡面比較好的一項了,
但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
最後是改圖...基本上改圖不見得比重新畫容易...
. E4 J) |" l3 m8 w, W* {" R. @" r6 D受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
不是每次都能遇到改小不改大的囉!!

小小淺見, 請路過先進指導!!
感激不盡!!

keeperv

元件 Device creation
基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
但是並不會佔用太多時間。
2 ^7 e# y) B" O; }* ^, |排列 Placement
2 E1 `/ o# w9 U& NSUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
拉線 Wiring
Placement做的好，拉線就比較輕鬆，除非digital線太多
APR又不幫忙，時常弄得頭昏眼花
/ B1 X/ |. q- N. tDRC debug
0 R. B! w; r( _  E4 N! p9 Z在layout的時候就應該要避免這樣的問題
: Y) P0 @8 p2 H2 l0 |LVS debug
8 g! a) M5 _: L9 M若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
: h4 v  M/ c! `( m當然有時還是會有一些LVS的問題，不過並不會花太多時間
  C' `- J! Z8 Z+ W比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
9 P5 W. y( @2 |) A# P進去要改電路，結果sub circuit都找不到
6 A0 l' ^3 v0 L1 E% S整合 Chip Integration
如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
. e; p5 k+ s  P% Y7 m1 Z一般若是好幾個人一起來，那真的要好好溝通
! o4 i! }6 B$ T1 H) X# n1 I要是最後兜不起來就慘了:o
# O9 x5 W/ x6 e溝通 communication
非常重要
改圖 Re-layout
! g7 `( i, F! A1 U7 u" mLAYOUT心中永遠的痛
" M* K) H) X, n* R2 ]
' t5 C2 }$ b/ w+ G/ U" E$ I以上...報告完畢

jauylmz

Dear 版主大大

5 E! k4 N1 |: m& w0 e這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。

polymer

各位大大好
我覺得在Layout時最花時間的工作是....
$ y: e" q# f" i! ]2 J+ w, p就如同keeperv大大 , 所列出來的事項 ,
幾乎每個環節都很耗時並且耗工...

majorjan

我個人是認為"排列 Placement"這部份是最花時間
而且是一定要花時間去plan每個block
/ R/ _: V" e8 v) ?  J若能排得順, 相對拉線少、拉線距離短、面積使用就少
" a- y! M+ A8 \% |( b而且和designer之間的溝通更是不能少
designer要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
不然, 到最後只會變成忙盲茫...

jauylmz

在下的小小看法
8 [2 c8 _4 c7 m; {* ?      
1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。

2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
1 N6 f+ }* `6 p: h5 ]8 W9 {* P
: Q3 J: C1 N1 [; [) q3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。

- O& {7 q) g7 g; d6 N3 Y+ v4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔
* J' B# b% ~$ {- U" F/ Q- P' y# Q
5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
# d# a1 `+ ^0 b   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
   所以 這真的是要小心。

heavy91

那我這位路過的版主可不可以問一下.....
! _0 m+ D, X/ I: _1 B, A7 E# m
那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....

5 L) D4 {8 W8 y. B+ Q0 a就只是覺得而已啦....或是時間上最長的也可以...

要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

就目前二大主流來說 看來是要這樣比
2 L; t7 ~0 h5 L+ `3 {% y3 VLaker L1   V.S   Virtuso L     
) ^* S! _0 Y+ jLaker L2,L3   V.S   Virtuso XL   
Laker DDL   V.S   Virtuso GXL
3 w2 o8 r! B- ]3 D4 h% w( p5 B* k7 L
8 S0 s8 }# Z7 e/ o- M- F才分的出來。因為各有好壞吧

& q7 N$ I, f! c. {$ X$ Q[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

Oo海闊天空oO

我個人認為是排列最為麻煩....
; O( y' J$ ~* B0 c5 M1 {以 Virtuso 為例子...
排列的位置不但決定面積的大小...
更會影響到拉線的方便性...
以經驗來講...資歷夠久的人..
' d" B; M- M$ V可以在排列的同時就想到接下來拉線的方便性..
& O; u" X$ U0 M8 D8 S若排列已經出來了~~接下來的拉線就不會是多大的問題..
因此個人的意見...就是排列最需要花時間

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧
( t; x/ E# W  J& p; T( j7 H
6 Y( C) L! E# G1 T像是一開始在做DEVICE..如果有舊的電路可以參考
1 B4 g1 t& K0 p- n2 j! _2 g$ m
甚至可以直接套用 那當然是省事的多

! t. ~/ ]# e0 h0 z4 b% [否則 還是一個個去建 感覺滿麻煩的^^"

2 Y$ ]5 H/ r7 U# M+ S而 元件排列這方面...

考慮到 拉線的便利性 面積大小 以及 電路特性等等問題

" {6 }1 D; [) v) k/ ^9 c( o( r要是電路看不多 經驗有點不足

在排列元件上 或許會比較花腦筋吧~

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
有沒有什麽好的辦法？

superfool

我是剛入行的新手，還不太了解這些具體的東西
希望能跟各位大大多學習學習

yuching67

剛入門時我覺得排列零件是最頭痛的
但日積月累後會漸漸順手,之後所遇的問題
2 [! k7 D* _1 j) a$ C會因產品不同lay法也不同,現在的產品變成是
拉線是的的惡夢啦...

skeepy

個人覺得的是排列,從block內的device排列就可以
看出這個block是扁是瘦,進而要思考對週邊其他block
% `: H2 D$ ~8 O( z$ W: `4 P的影響,也會因此考慮到chip的整合.

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
' y0 M, Q9 Y& E' Q& qplacement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
% ~: x$ T9 i; P& Y% \! p5 c由不到之处请指正

peihsin

我個人覺得溝通及排列是最花腦筋的,
; j6 x5 h+ Q+ ?6 Z1 m5 l像零件的限制及板材的限制
9 O; @  [6 E( X5 \1 N# ]都會有所影響

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
7 ?- h" b7 N) z6 V, \/ y! e,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
design rules 錯誤就不太容易發生,LVS則是接線的問題了

Winters

目前我只是學生，做過的LAYOUT數量也很少。
+ F1 M+ G7 Q$ ~9 j4 R9 i% N& S所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
! [, [' h  H& E/ \$ P7 P9 H' N- d這個對我而言真的是滿辛苦的工作。
不過，找出BUG並且解決這種感覺，真的是爽阿。

a88050015

我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!