請教設計低壓降線性穩壓器(LDO)的問題!!

imch543

各位賢拜好:
     請教設計低壓降線性穩壓器(LDO)的問題，以小弟附上的電路圖為例

問題一:如果要設計低壓降線性穩壓器(LDO)的輸出電壓穩定在1.8V(VDD=2~5)，圖中的參考電壓是否能以傳統的能隙參考電壓電路設計即可 Vef=1.25V左右，之後
再利用Vout=Vref*(R1+R2/R2)此關係式設計電阻的比例關係就可以。還是說在Vref的設計上與輸出電壓(1.8V)的關係有其他的設計上的考量
(如:Vref<<輸出電壓(1.8V)，如果是這樣Vref要多小才算是<<輸出電壓，Vref與輸出電壓倍數關係約如何?)。

問題二:低壓降線性穩壓器(LDO)圖中，OP的規格(如:gain,GB,SR...等)通常在設計LDO時，都大概抓多少??
還是一樣抓典型的OTA設計值嗎??(OTA典型的值為gain>=70db,GB>=5MHz,SR>=5V/us)

問題三OWER PMOS的W/L的大小如何估計，是用低壓降線性穩壓器(LDO)所能輸出最大電流下去估算嗎??
" r8 n! v5 F: M; n& G& A那該如何估算??可以麻煩講解一下嗎??
7 L/ `- w+ R- e
. P: t# @! J; X) {2 M問題四:如果OWER PMOS的W/L的大小估算出來，那想請問其閘極電容如何估算出??因為OP所要推動的負載電容應該就是此POWER PMOS的閘極電容。

Zuman

说说我的理解，不同意见或者有补充的非常欢迎！
问题一：VREF的取值与实际有关，比如power mosfet之路的静态偏置电流，采样网络电阻阻值的考虑ea的输入对管类型，特殊补偿的应用（如phase lead compensation）等等。。。选取其实很灵活。。。
问题二：op的指标选取取决与你设计的ldo的性能，如line/load regulations，ripple voltage，transient response.......
1 m& G0 p' H! ]$ n5 r+ r9 }问题三：power mosfetd的w/l的选取，是由dropout voltage ，最小vdd，ea的输出摆幅决定的，我设计是最小vdd，ea的最低摆幅，稳定输出并提供最大电流的时候的w/L，这可以仿下单管就可知道w/l的选择~
0 w6 G8 v, L2 V# i问题四：可以根据选择的W/L，cox在选定工艺的情况下也可以知道，加上弥勒项就是最后的Cpar，当然不同负载情况下有些不同，但是可以这样估算。最简单的方法是跑op的时候直接看power mosfet的Cgtot的值！
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强烈欢迎大大指正！！

johnlee521

perfect!!!perfect!!!perfect!!!
7 f& g& _& a9 l% Lstudy
6 r4 G! [  p! gstudy
! k% V2 A! Q9 }: G7 F- d+ sstudy

sd5517805

very nice disguss!!!!!!,,,,,,,,

james5168qoo

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