遇到一個疑問,請各位先進協助解答

wlyi0928

As title.
. l7 Q( ], h8 p目前我是個研究所的學生,
之前實驗室裡的學弟要下教育性晶片,
看了CIC提供的TSMC 0.35 um的製程等等相關資料,
4 k+ u& ?2 e, k  v3 v發現CMOS製程只能用來實現PNP...
$ C, Q) i/ Y9 J( F& V3 D) F2 t9 S) c老師也不知道為什麼, 他問我為什麼是這樣哩?
我也不知道...問了所有我能問的人, 大家都不知道...
' C; h1 p+ T# l0 C. R2 j5 z! `剛才忽然想到可以在這裡問,
: o7 X2 {2 t# c所以我就問了...

為什麼CMOS製程(非BiCMOS製程哦), 只能實現PNP呢?
7 n$ _! s0 ?" q! i為什麼NPN不能用CMOS製程(非BiCMOS)做呢?
. i9 K6 i) a2 k& H$ D7 d/ ^
# w" E+ V/ {1 x& q$ q請路過各位先進指導!!
9 e2 ^! g3 C  C& m$ P% }後進感激不盡!!

ianme

..........................................
我可以冒昧請問是哪間學校嗎?別無他意，但是想必你們少有Layout跟下線的經驗對吧?懸賞的金額有點低喔XD，不過我是存脆來交流交流順便交交朋友的，呵呵!目前是大學生一個....唉
3 a) Z* h" H+ A: }4 _2 j
( k5 E9 p$ X; V8 B是TSMC 0.35um 2P4M嗎?他的substrate是P，PNP是由P substrate - N well - P disfftion 組成的，所以這樣就是PNP，實際上我們在Layout的過程當中，會有大圈小(知道說什麼吧?)三圈這樣構成，所以你自己想想，如果我要在0.35um 2P4M的製程裡面要怎麼做出NPN?根本就是不可能的事情!個人覺得這是常識喔!要懂得設計必須先要懂得元件特性跟製程，不然怎麼有可能設計出高級的電路出來?
+ t6 e4 {4 x5 g; ?3 w# m+ ~2 }$ `1 L" z
- i- p0 d( G2 u另外不知道你們要下什麼樣的?不然怎麼會需要用到那可憐到不行的PNP5跟10，那兩個真的是有跟沒有一樣，就不知道你們是研究什麼方面的才會需要用到這兩個呢?目前製程管制越來越嚴格，所以可以拿到BiCMOS的話就改用BiCOMS做吧。

6 H- |* o, Q) T% {4 i5 b) J話說回來超缺乏model的，想跑個模擬卻苦無好的model，只能用那用到不能再用的.35

sjhor

這些PNP都是製程因素所產生的寄生 bipolar!  因為它是 P-substrate.
若為 N-substrate 則只有 NPN 的 device!!  這也是寄生的!!

3 i- X& }4 J2 X0 {當然也會有同時存在的時候!! 假如你使用 tripple well 的時候!!
+ u8 i8 k% _" v# a- w當然  這有可能需要 Epi-Wafer 的材料吧!!

wlyi0928

嗯...我想是什麼學校就甭提了吧...肯定不是什麼值得一提的學校...
- N& G9 R  H7 _' L1 D  ^9 L! L少有Layout跟下線的經驗...或許是吧, 我在學校裡也大概只tape out過五顆CMOS製程的晶片而已, 當然並不算多.
0 u0 m6 N: t4 c之所以會用到PNP, 純粹只是老師心血來潮, 因為他不知道BJT的Layout怎麼畫而已...實際上他的專業領域是測試啦...
6 g, x( k+ ]: l4 f. c* P; |# E5 X: D& N所以就叫學弟拿來玩玩, 只是一顆教育性晶片, 絲毫無前瞻性可言, 簡單的說那只是用來練習用的!!
  \4 a2 G' P4 u; `, {8 C) O# L# T
另外若如您所說, TSMC 0.35 um 2P4M CMOS製程以p-/n-/p+可做成vertical PNP,
+ E: i9 @! P" P/ N. a- `4 ?該CMOS製程何以無法同樣以寄生的n+diff/p-substrate/n-well做成laternal 的NPN呢?
我以為這類的問題可以用Latch-up的model來看呢?
, q) e# |8 I$ l0 a; Q所以是像sjhor版主所說, 必須是有tripple well的時候, 有epi layer時才能做得到囉??
* V* t' f' b- D! r( l然而若是如此, 那就不是pure CMOS製程了喔?

懸賞金額有點低哦? 真是非常抱歉啦, 目前剛開始, 所以沒有很多錢, 日後再補給您好嗎??
我真的不是小氣的人啦, 只是這大概是目前我能付得起的懸賞, 請您多擔待, 感謝!

sjhor

因為P-substrate 要接到最負的電壓!
- A: u, K! m/ `% Q* I7 G因為N-substrate 要接到最正的電壓!
假如你用到類似的架構  當然是可以用的!!

masonchung

我昨天也在想寄生的Bipolar 電路
先前在Study Latch-UP Module 有看過這種寄生的電路效應
這些特殊電路在普通CMOS製程內要產生 npn+pnp 就是 Latch-up的情況
: A% [8 U/ G& w& K  r( {' e& g2 t4 H反之 應該要用 Tripple-Well 製程吧
' z; Q1 Y+ d8 p& K( A5 E& F  ^0 v
哈哈 我會不會太雞婆囉

sjhor

Latchup problem?
不用太麻煩啦!!  若不 care 面積!!  所有 I/O pin 用 Double Guardring 就可以啦!

masonchung

Double Guardring, 好方法.. 不知ESD 耐壓多少?

sjhor

Double Guardring 只跟 Latchup 有關! 跟 ESD 無關!
- [6 q( |) \0 H) A; R/ h. gESD 的能力與你所設計的 ESD cell 有關! 跟你的 layout 動稱性有關!
跟你所用的製程能力有關!!
( j# D. i# \, d唉!  我會不會說太多了!  去看依下ESD的資料!  這可能會比較有幫助唷!!

ianme

等下，一個歸一個探討，CMOS製程要怎麼樣在P substrate之下產生NPN?我覺得有些人觀念沒搞清楚，這根本就不可能，你在製造的時候根本就不是這樣的，這跟什麼latch up沒什麼關係，latch up是四層式架構，三層的bipolar要怎麼產生?
2 _8 f+ D& l) u# L2 s# k( u
1 i# Y- n8 y" t, [- f; T個人覺得元件特性要先搞清楚，P substrate要加上正電壓跟這些效應也沒什麼太大關係的。我建議不清楚的去翻翻元件的東西來看，bicmos的作法是不同的，他是水平軸，CMOS是垂直軸，這很簡單的一個問題，要回歸到原點探討，跟什麼效應沒友直接關係，那些根本就可以加上guardring就可以解決的!
, {% k* O7 h$ [1 e% Z0 }( K8 `! U
' H( a" q4 u; C話說我都沒機會tapeout說，BJT畫法很簡單，就是三個同心的方形，線路腳接開，我想如果這方面有問題要從Layout的理論探討起，Layout是有理論基礎的，不是像小畫家一樣畫一畫喔!否則要達到最好的Layout是不太可能的。

ianme

昨天去詢問過老闆囉，我得到答案，.35是可以做NPN的，但是...注意，但是喔，你沒有model可以模擬，因為這不屬於正常的使用方式，一般的方式他才有辦法去給你一個參數來做為依據。並且這樣有可能你LVS之類的或是DRC會有問題??這可能要做看看才知道囉。
- m2 Q. X$ }: g# `
方式就是在P substrate中，挖一個N well，然後在上面中間長一個P diffussion，並且在這上面再做一個N doped。這時候就會有個NPN了，問題在於你無法在事前知道他的特性大約範圍，所以可能要透過Layout那邊去做調整。
! Q' R; s! M2 P8 R
另外關於Latch-Up的問題的話，其實到也沒這麼嚴重，基本上要產生Latch-Up也不是這麼容易的，可以的話把Bipolar的貝塔值降低，不然就是降低內部阻抗，這邊指的是寄生出來的阻抗，有關於N well跟P substrate這邊。

6 n: `$ s( D. Q假設製程允許，其實可以畫guradring到這上面，理想的話用FOX，不然也可以使用N-去圍繞你整個N well。其實我個人是覺得大可不必拉，這問題在我看起來是覺得還OK，因為你的bulk其實是p+，這樣看起來的話從上到下這樣是五層結構，而且還必須要操作在兩者皆為特定區段的時候，基本上這樣的問題實際上根本沒有，因為你是垂直結構，Latch-Up他是水平斷面的，先天上就已經不同，何況要產生Latch-Up的條件在這裡理論上是沒有的，所以是還好。
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  i4 g6 I$ }8 y2 h! x另外關於在參數模擬方面，可以看看技術手冊裡面有無提供單一層的參數，可以據此依照面積來推論有幾份，然後大約去算你大該有多少值，不然就是在Layout那邊去做調整。再回頭來修改模擬值。當然這是要在製程許可之下，個人建議直接打電話去CIC問個清楚。
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話說我也學了些東西說，觀念更清楚了XD。人家說教學互長就是這個意思囉^^

sjhor

在 CMOS 的 process 上做 Bipolar 還是有一些的風險存在!
而且依定要知道這些 Bipolar 的使用範圍!!  還有整個 bipolar 的 device 架構!
' ^- g  C" j0 W2 E5 g他的引電位, 其他的寄生 device 都相當的重要!
所以  不注意的話!!!  這些 device 就是問題的來源!!!
若是處理的好!!  其他人要抄習!!  也會比較困難唷!!
. D, }8 a2 p( [/ U! {* p3 d
8 I0 i) r, F5 C0 N加油唷!!

wlyi0928

版主您好:
, a$ V" K! C0 W) \. N  o
嗯...我承認年輕時金庸小說看太多...借個金庸大師常用的句子:
"照啊!"...這的確就是我想表達的意思!!
+ n& j- U8 D( F3 i: m6 E
( U5 |9 x( g) t' _6 b$ uTSMC 0.35 um CMOS製程沒有NPN的model, 這個我的確知道的.
: I* B: d$ j7 F2 P* v) {7 M% h! z) i在我幫學弟弄之前, 我有先去找過model檔和LVS command file等相關檔案,
的的確確沒有NPN的model哦!
6 n# f, \& _& O/ E
1 ]; j8 z/ m; ~+ n3 g% a. z! ]另外, 關於latch-up的model...我的意思其實與latch-up本身無關,
我只是想說, 在CMOS製程裡也是有類似像latch-up model裡面那兩顆寄生BJT的架構存在,
' T9 j, ^3 m1 _) `' \5 M那麼我是否也能用類似於PNP的做法來做一顆NPN呢?
我自己想的架構其實也像isnme版主一樣, 只是沒有經過求證而已.
其他幾位版主的回答及討論我也都瞭解, 這個問題本身其實並不複雜...與latch-up也沒有關係,
簡單來說, "純粹只是為了滿足我們老師的慾望而已!"
! Q/ I& Y- x* g. M  f就這麼簡單! 呵呵...阿我已經從各位先進的回答裡面得到答案了...
$ ?) E! k* Z. [4 W6 L4 k0 P1 }. j感恩啦!!

4 @, N0 B7 j' P0 o( p% O幾年前我尚在業界服務的時候曾經畫過BJT,
' B, j8 Y' f' d/ ]. J5 {雖然頻率不高, 但大致上的架構也還記得.
! e9 _- p5 {* L- ]5 Z* V& h) a) i所以之前老師叫我幫忙學弟看看BJT在Layout上怎麼畫,
可是因為當時業界用的製程不像現在用的TSMC 0.35這麼...pure CMOS,
所以用到的製程都是可以做PNP及NPN的BiCMOS製程,
6 {, W) S. Y9 z% n) ]3 n當時也不懂(以前唸的並非EE相關科系), 想說BJT不就都能做嗎?
# x# Z5 d5 I) K* j後來到了現在的實驗室, 實際上我也才是碩班第二屆而已,
' u3 y& o4 `! B因此發現實驗室裡面很多東西都很..."返璞歸真",
什麼都沒有, 什麼都要自己來, 許多flow都要自己建立起來, 要到處去取經...等等...
( c+ H- D% w% `$ e" L  u
, `' x% {: }0 h當然, Layout絕對需要理論基礎, 與小畫家肯定是天壤之別,
而我想這也是為什麼業界有些公司一看到非EE相關科系畢業的人來求職的時候,
8 N* {- v, `9 c) B+ t9 O5 {5 Sresume連看都不看就reject了的原因吧.
9 @8 e; J4 z% M而這也是為什麼我踏上這條路的原因...
, h% O) n$ }6 J' y我只能說...這真是有夠辛苦...
% \1 g$ p! x5 \3 E+ @
從各位版主這裡學到了很多東西呢!
. D: h; H3 I5 v% |# a希望自己也能早日為大家貢獻點什麼...

謝謝各位先進的幫助!!

young000

要有提供  DNW 的製程,才會有 NPN 可以用, .35 這麼舊的製程就不用想了,沒有 model 可以做 simulation...想看看用別的架構來實現吧. 而且就算有提供,其  design rule 是非常嚴苛的...

ianme

沒有model做simulation還可以透過post那邊去修正，未必就不能做了，個人確定是可以實現的，也希望我的回答wlyi0928能滿意^^，但是非必要不建議這樣做，麻煩，真的要下還要去註解之類的。

/ V9 N7 `' y2 d- y學東西不分年齡喔，就看過五六十歲的人也回來上課說，只看身段放不放的下，做學問只有達者沒有長者。否則已年紀論可能我還要叫wlyi0928您一聲大哥@@，每個人缺乏的不同，互相求進步。

b9204007

現在TSMC 0.35um 2P4M CMOS 的新製程是使用P型基板(P-Substrate)而且P型基板會加到電源處，又本製程只提供挖N型井(N-well)製程，所以根本沒辦法做成好的NPN型的電晶體，上述前輩說寄生電晶體的設計其實並不可靠通常我們不會將寄生電晶體當成我們真正的電晶體來使用，而且距離是關鍵的大問題除非非常近否則其未必就真會形成電晶體的效果，通常在考慮缺點才會考慮寄生電晶體出現所以必須要分析考慮！但是可以做成PNP型的電晶體，因我們都知道雙極性電晶體的射極必須要高濃度(重摻雜)才能形成射極，在P-Substrate上挖N-well再到N-well上長P+不是就可以形成很好的PNP型的電晶體嗎？
好的研究生要懂得變通，只要是NPN型的電晶體的電路可以完成電路效果，同樣的可以將其改為PNP型的電晶體電路，只需將配置及加壓方式倒過來即可完成你所需的設計。

ianme

NPN是可以做的，也有人實際做過，實際看過有人做出來過!研究要實事求是，有什麼就說什麼，何況有些設計是很難更動成為PNP的!只要不要讓外加電壓打穿接面，距離靠近又如何?何況NPN的作法距離才會靠近，PNP的話反而更遠，這邊根本前後矛盾!

請詳細的研究一下製程怎麼做!今天就是本來有PNP 5跟10，樓主所問的問題點在於為何只能使用PNP而非NPN?對於研究生來說這類算是基本常識吧?有修過半導體物理的這邊應該都算還好。變通就是在製程標準之下還可以達到別人做不到的才叫變通。做不做的出來這是一個議題，好不好用還是怎樣的那是另外的問題，何況少量之下這樣的方式算是可以接受的，如果說整片上面都是這樣的東西那就要考慮去改用製程。

  C1 Q) ]$ a$ K& Z0 H# k0 t' O" n研究就是找出問題並想辦法解決，同樣都是設計，有人去投片成功，有人去投片失敗，我們的Fab就會說失敗的人就是不會設計，但是今天不一定是設計上有問題，可能設計上真的就是沒問題，但是製程變動率過高，之所以要徹底了解製程與model就是要去遷就它，唯有如此才真的能設計的出高水準的電路，若是Spice跑跑然後Lay一下然後萃取個參數再回去修改一下就OK的話那全天下都會設計了，還學什麼IC Design?順便再說一下關於substrate接電壓的問題這是屬於另外的議題，Bulk-Driven這邊的。CIC的講義裡面也有談到PNP跟NPN這些虛擬製程的問題。
  g0 u! j5 i4 m+ [7 w9 h
: n% K, T+ a3 j[ 本帖最後由 ianme 於 2007-6-1 12:34 AM 編輯 ]