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GU

1 z& i( ~) Q' i; U( r8 P在Analog上   如何降低雜訊 ??我聽過利用寄生電容來降低電壓與接地上的雜訊 這樣可以嗎??
7 @! m: J( B" G; O; _
8 w" c( J- P5 \2 `Analog上 MT是不是不要跨越MOS 還是說要有什麼技巧性的跨越??
4 r% J3 g/ N) h6 I4 ?) y
: {: @3 ]  f2 Y/ C8 _在數位電路上 放MOS DUMMY是浪費 還是有幫助??

crystal_blue

一、analog layout上降低雜訊的方式:
    1. shielding :在重要的訊號線旁做兩條接地的metel 線，可將干擾源導至地。與訊號線用同層meatl效果       較好。
6 D1 C5 z- W( d3 Z7 B     2. 加大間格與距離:頻率越高的訊號線應距離power 遠一些。
% [% {: e( h3 G! C6 a     3.避免cross talk : 頻率高的訊號線應避免交叉，如clock訊號。
+ T4 y5 @( R2 m9 o& A
, d2 l1 D) s1 S( T7 d/ |7 Y二、analog 上metal跨越mos的技巧:之所以metal 不要跨越mos的主因是為了避免產生寄生電容而影響頻率
: b& S, i: V' g. a* P3 g* W        ，可能會造成或多或少的延遲，越是強調頻率準確的電路，越不能接受mos上跨線，但是有一種情況可以避
; z+ X) H0 O+ z. p7 V9 j        免跨線所造成的頻率失真損失，但在做之前也最好與design溝通過，以OP為例，最重要的MOS不外是差動
        對，在mos非不得以必須跨線時，請做到跨線match的程度，使各個mos所造成的失真損失盡可能相同，頻
        而不影響模擬的結果，必須要有嚴謹的match才能做到，此點不容易用文字說明清楚，不妨問問公司的前輩
4 d( ]/ D0 s) D* ^        或許會有進步。

三、數位電路的layout:由於數位電路只在乎open & close ，也就是0 跟 1 的訊號產生，所以layout都盡可能
        以減少面積為主，放mos dummy，非不得以而為之，dummy mos 可以用來修飾形狀及日後debug 時
        需要增加電路時使用。

吳龢峻

1. 用獨立的 Well 如 NWell, Deep NWell.
2. GuardRing 的電源要乾淨, 要住意 latchup 的問題.
0 R5 Z# s, R1 }/ D5 w/ p/ u" |6 j( v3. Post Sim 注意 Critical paths.

yuany

2#讲的好详细啊~
. d+ t. T% `% B" K& h. u学习了~