ROM vs. CASE

呆頭鴨

我有個小疑問~
  C4 R* s& }: o. v當有256筆資料我寫成rom
8 i" e0 A7 ~1 {( hinput [7:0]address;
output[7:0]:data_out;
4 u3 B8 J! n9 U7 s& S8 m2 h* P( creg [7:0]data[7:0];
reg [7:0]data_out;
! g5 N& L  x; p& balways@*
begin
data[0]=XXXXXXX;
data[1]=XXXXXXX;
............
data_out=data[address];
end
跟 寫成CASE
input [7:0]address;
output[7:0]data_out;
# E# K" a) P! O/ [! r# kreg [7:0]data,data_out;
, A1 `# b5 v) M$ B1 h  d( Lalways@*
& S6 e( {- G5 @begin
case (address)
8'd0: data_out=XXXXXXX;
6 {: M% c1 Y1 T, b" w6 b8'd1: data_out=XXXXXXX;
..........
: ~% B. Q8 p/ i; u4 s8 Tendcase
end
" v  ]( J7 a! I( t& A
) m% x6 d5 h; h7 t+ s這2種作法哪種比較好呢?

dysyase

應該是看你要哪種架構吧~
在一個~你是要作成CHIP還是FPGA就夠了~

呆頭鴨

回復 2# dysyase
大大可以簡單介紹一下2種差別嗎^^~

tommywgt

早先的TOOL會有點差別, 現在的TOOL在FPGA合成時應該會直接翻譯成block RAM.
這裡我要講個但書, 你的設計沒有CLOCK, 在實做上的TIMING會佷差, 有些FPGA的RAM block輸出不支援combinational output時, 你會看到容量被吃掉一堆.
* s( T  i$ L9 Z2 T# I在ASIC合成時則一律合成一拖拉庫的邏輯閘

kevin

第一種寫法,比較像VHDL的寫法,它直接描述一個ROM array,第二種寫法,是傳統verilog RTL infer ROM的寫法,
: D4 l3 F- ]- R9 ]3 |兩種都是想用block memory 來合成.(note:必須有clock)
+ [2 A5 c& q& M) R# E& `第一種寫法可改寫成如下,其中initial block 可以為always block 亦可在simulation 時以$readmemb 來讀檔.
第二種寫法則無法在simulation時 以$readmemb 來讀檔.當ROM資料多時,必須以MATLAB等tool來產生資料.
    input  clk;
, @; |6 t; u8 W- ]    input  [5:0] addr;
: i- @5 a* j" T* }# ?    output [19:0] do;
" Y! N7 A& p: K& Z
; o# h0 Y- g, T( c    reg [19:0] rom [63:0];
: N, x: r- u, f8 D% O+ P    reg [19:0] do;

    initial begin
        rom[63] = 20'h0200A; rom[62] = 20'h00300; rom[61] = 20'h08101;
0 o5 A+ r1 C8 j: B  u6 i         ....................
" ?8 t- O3 r& T$ V9 k0 g        rom[2]  = 20'h02341; rom[1]  = 20'h08201;  rom[0]  = 20'h0400D;                        
    end
3 j8 K( x- p# x
* D! @2 X/ P- l8 h    always @(posedge clk)
% h( V$ t+ A) y4 t( d    begin
           do <= rom[addr];
    end
   
endmodule

- k, H, D, u6 ~% g第二種寫法可改寫成
6 |0 h, l& S  k% cmodule ROM(clk, en, addr, data);
; G  M* h9 d2 H: x1 k9 R2 U
    input      clk;                           
! j' @$ B: \; y7 @2 v    input      en;                           
$ l+ w; `/ l4 v    input      [4:0] addr;                    
    output reg [3:0] data;               
/ v( K$ s$ t! }4 F+ N+ M
    always @(posedge clk) begin         
        if (en)                              
7 f* L7 x- t7 g( V, G            case(addr)                           
                5'b00000: data <= 4'b0010;
                5'b00001: data <= 4'b0010;
                5'b00010: data <= 4'b1110;
                5'b00011: data <= 4'b0010;
                ...............................
. Y# g7 }! T9 r" h! y               ...............................
6 L" H5 S0 }$ e9 {+ O/ R3 p                5'b11011: data <= 4'b0010;
                5'b11100: data <= 4'b0100;
                5'b11101: data <= 4'b1010;
                5'b11110: data <= 4'b1100;
( v4 J2 @+ A1 {1 H, E) ]                5'b11111: data <= 4'b0000;
5 N9 h+ J7 M, ~. i7 V; p            endcase                              
- e: Q( \. q, q. n, E9 F2 D' h    end                                 
* i; u1 @7 ?$ o3 g7 N
  \- Y4 o4 v2 Iendmodule

呆頭鴨

謝謝大大^^~又讓我學到很多....