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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:
# B2 V) P0 E" P/ k        建立扎實的技術吧!!4 i9 b7 b: f' h- k( O( R$ A6 `
        提供兩個網站有很多資料!!3 }5 W5 v! j7 I- w
        " l7 K: u+ S1 S/ s/ T7 p
http://www.opencores.org/
, y. o! w6 b  l! Z2 A9 Ehttp://www.veripool.com/cadlist.html
+ P- L& p- [$ P
/ N7 Y( }9 z) @, V7 P+ g. t  t. i    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎+ ~# Z, g8 |# R) A% H. S
聽說真正先進製程的公司
+ V- k$ d+ x0 Y5 V或是做CPU的大公司. ]+ f5 Y1 B, H1 _" f7 Y) u
都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章
7 c0 P4 D" R( W3 _+ P像類比IC  有許多的 layout 技巧
7 Z$ m% \, R' B0 m: }4 C' g大部分都是  發生問題之後  才有解的( m  ~) l. f6 r, g0 C
只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段& _& P$ i1 z  u; k5 l
想了解的是比較詳細的佈局規則跟內容+ h2 T& e5 z( n( G" J
例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題8 E9 W4 }+ N. M+ |5 w
希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應
  j8 B. [4 @+ l! }電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!% M' {4 a( Y$ N1 s; g
& D. ]1 s( R" X* d
先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)
$ z, p9 x: f9 I: N3 c, S1 f" V- ?也有友站區分成:1 R; @5 D* ~) P1 @( n- d
7 M0 [9 z  j6 s  H) P4 y- q
Circuit & Simulation8 m$ t: a- H/ a, x- N8 ]
Circuit architecture / Composer / Simulation / Analysis & others related to circuit design
6 _+ G% e0 n% f& C& L1 g8 d* `' Y" e( v# k5 A5 X! T2 _
Layout & Verification) \; U: [- T- ~7 I: x1 a& M
Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related! ]# S1 d% ?0 W
- W9 @0 o, |& T9 A+ A
Language & Programming' G+ @' v2 _! y9 @
VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.
+ t+ C, b5 F2 m2 A" S, o/ P
" z  h/ e7 I2 _, M9 \1 t2 @! k# V9 IGeneral Topics
/ a- ^6 X3 g9 E/ G' s! G5 T( ?Roadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.

. H( o9 @9 N8 ^# b" ?) j. l, z1 l7 i! n
長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!( Q! u/ m- K, y, |! a4 J
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。' f6 ?& r" [8 ]- _6 f/ h0 f$ \2 p5 j% H
小妹希望能徹底了解除錯訊息 所要表達的意思!2 K, e7 N5 n" Y4 V
而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!
7 a- v& e1 e; ^4 m. B0 H如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!
. R' W+ m9 G' ^2 b2 \# h* {( R但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!% _2 H# d0 P1 _2 y+ ]$ u
小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^
2 N8 |" d1 U9 }9 i+ P% g相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表 % t- Z0 M6 P: ^
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!- g9 X/ }9 R" ?: @% t$ o- j
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...

& P2 V& Z! u$ W' q; _3 U$ \
8 r. Y) F0 F$ V8 x關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準+ m) e' R. {: W
因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,2 ?$ i* t( E" b$ d
所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。( Y# [/ t& w, _+ p% g) M* q
) e: ?, C6 s5 \7 F
建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。! E1 f$ ?# L" ]5 N; f# x

7 d( K1 z' z' D% YLVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)/ u7 p$ R5 ~5 D! [: E
9 v+ R: {: J  F
LAYOUT
7 ?4 E1 B3 d/ V6 C1 d5 z最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點
7 q2 X! P6 b& @# Aex:
8 P: \' K. E: h+ ^8 w3 f( O& k: g& g# K, ]! x1 v9 D* K
layout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock3 M5 ]7 q& F4 o8 z7 y3 v
在netlist 的top cell看到的8 ?4 k2 T0 `# G
.subckt topcell A B C VDD VSS clock3 i1 A- N1 c: ?3 X- a  w

2 a) b8 P+ n& y5 C以上應該相符合
( m: w  _/ A5 r6 x
0 z/ X8 K" P) T2 v2 o* P/ }+ U如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist/ i: C* D2 D0 g+ z# L
===========================================
, t( z" i/ j4 s. C, ]port對了後先解short問題,vdd&vss有short這就不用玩了9 s4 H: g. p, o6 y1 y4 k' z7 W
這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@) Y* ]& \- q3 l1 r2 ~

2 q! O% X- x" B; \4 i再者看有沒有soft connect
! q/ \* Z3 R& j5 _% A) c: X這個部份在有多組電源名稱時會發生7 \' n$ X9 P: g0 s& i* o
ex : DVDD DVSS for 數位" Z' B. h, R, G6 C& L7 \
      AVDD AVSS for 類比" R  ]* h6 ?8 p5 N5 p
      VDD33 VSS33 for IO ring使用1 U4 ]% k5 z3 {: m) d9 z
4 K- D5 D7 H4 g! ?5 I  T
正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形8 K- v$ }/ U8 \% o7 a9 ]
現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。2 `. G& z- }+ z# z" ~$ m
==================================================
$ ^4 r; ~- e- r) i4 E其他一些比較平常的狀況2 R* x6 d. k" o) n4 c2 s- p, B
layout 上2條net對上 netlist上面的1條net
5 v+ N1 e. X8 H===>通常是open掉了
8 v7 x2 x, S+ Z) Xlayout 上一條net對上 netlist上的2條net
3 H' a8 [! z  `! l- n- B' L3 v/ w===>應該是short到了
# Y' B3 w5 D6 I: o# Z* A
6 ?7 M2 \- ?: g+ |- T% B, Z2對2 互換的線& [+ v' ]# j0 K3 m; J6 n
你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到
* C8 g4 Y! }& I2 @' h! z0 D& L這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。+ u( o$ [+ x! R( n  W9 }
這個好像在cmd 有選項可以調整的
4 P* P9 V# G6 U9 X==================================================/ ~5 g9 ~2 P: M) z' l+ C
有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?5 F3 G( R4 X+ j# S/ X
是覺得煩還是看不懂?3 ]2 L1 k8 s7 h" [4 p9 T
像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,. ?  E2 B+ I' d$ v
因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。
- X2 v& `  f8 ?==================================================7 T% e$ R6 F: E3 o$ ?: f4 T

7 a3 G! N0 J9 R0 b9 v  G) F/ @個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
1 s5 {3 K; R1 h希望對大家有的助益。

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chip123 + 3 你的經驗就是知識的來源!

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!1 B' _1 O2 C4 X; [. t8 l1 I4 y
小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。
# M% i& M+ l7 k; {6 z, e9 X3 @$ r% {
但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...8 i7 F+ Z- e: W! t
還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂1 J+ D: \6 K! Y7 k+ a* a
command file內容吧 ?
- `6 v7 d7 O# s# j# s! [+ Y9 Y8 P$ F8 g我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^8 I8 o0 D  y0 l
目前暫時還沒找到呢!
  ]9 s, i5 D5 `( T5 G6 E3 `這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。7 ]  @/ `! T: m/ G* l
這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。' j! }7 H% {' m  N- e

/ _, C1 [  R# A  e* n- O5 ~各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,, D6 i, S- M8 u  `
只是一些指令的不同。6 \' B: R1 b9 i  H# J) ]. M
  O. y( k0 Z. E( _, r1 ^( M
這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...) P. C# p9 S0 J% s' g/ K
所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西
. ^+ J% \  Q; A在未來竟然會被拋棄,那倒不如不要學。. N7 \1 E0 ~2 M' e, X! @
因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業
# |% n$ j4 `* O2 q找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。2 I! _( V" Z. `/ q% B6 y# P
那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是( ^) U- x4 p  t8 I2 ~7 R7 J- U
LAYOUT在畫不同類型的電路時
8 U' N2 u3 I: U佈局的方法是否會有所不同?
# G+ j# m9 A) C3 w
4 \2 d0 C$ v% p. h還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
) X5 A( y6 [1 R& H% g但是我們這些很少看LAYOUT的RD 就會被一大堆顏色! }8 r! R5 b; s+ h% L
給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~
9 ~7 y- v+ R' O% k; n- Y2 z+ c5 }& K像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外8 Y+ v5 F" d, V' U# g4 t1 j5 c
還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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