SDRAM/DDR PCB Layout怎麼做比較好

TK25

請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意
才可以得到最好的EMI或noise效果
! P4 {# e4 e, e, g" k: U4 I/ e
0 J5 X' m4 }8 l* d% N6 x, d6 f目前已知的rule:
1. 走線等長
: f, R4 l- M( F* R$ `   - 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
9 E  b; h$ H7 v# j   - 等長的範圍為何? (100mil?)
5 A# B) O% m) _; [$ R3 w+ `  V2 N; K  ?2. Clock加粗
   - 多粗? 是否不同頻率, 有不同的寬度規格?
/ y# Q5 |! E) u3. Clock包地
   - 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?

2 X9 m; `2 s! C( ~目前做了一片4 layer PCB
1 H6 K/ c1 l2 L5 p2 PSDRAM clock=148MHz
6 s7 \6 }7 ~& ?& T% l但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
5 Q6 P7 |  U4 {請大家提供一下意見

5 y' e$ \7 T! Z謝謝

jauylmz

這些東西，不是應該客戶或是Design 要設的 Constraint 嗎
, N% w* S  c$ g( g- w% p9 {$ H. e$ q這去問一下就可以知道的

masonchung

The drfferent SDR/DDR chip manufacturer has different constraint
This will be the critical design , please take care about it

華雲

另外提供兩點建議：
5 G+ O: k* x+ H9 K, d/ O4 H( E( I. \1.走線層面的規劃，不要有平行走線(串音干擾)
1 Y) Y% P  O! G% \6 Q2.Trace線有完整之參考層(完整的銅箔面)

qwertmn

1.DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil。
尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
; Y7 M4 e$ I3 K5 u6 ~2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH)，其他的必須是2:1
3.所有TRACE的總長不可以超過2500mil。
( U0 p9 D5 y: K$ l: k4 x
以上這樣解說不知道是否幫你解決呢?

september03

SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
這樣比較容易下 solution.

semico_ljj

我也来学习一下

robertshen

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