除頻電路一問~

gogojesse

最近嘗試使用CPLD去解決一些Chip訊號不良的問題
想請教各位先進
# |. ]& o. M# `, z如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
, d' @4 D! Q# k: Y- I. K有可能做到一位小數的除頻嗎?
' \. |- ?, p& p5 a$ H! l4 s, [目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出

# L5 L7 ^( n: B. z9 A& `9 _* {1 n請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?
/ G4 B- ~7 i  n  k
8 f, J8 j7 z6 D3 [以上，先謝謝大家~

tommywgt

分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.
% Q& l: P* f. G在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
( W# I0 v* ^) s& f) J+ ?. pRMS jitter 理論上可以控制的非常小
3 s' y9 ~8 I* e
你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成

gogojesse

& n, G  I  l9 V, T4 ^6 ?5 u回復 2# tommywgt

謝謝Tommy大的回覆
找了一下論文
' x) V, P2 m) k) p看起來p-p jitter 大部分可以控制在50ps以內
/ x9 N* M) @2 n: }* t6 h0 {6 h/ x# iRMS Jitter似乎更小
5 L3 ^, [5 W+ h$ G. H! n假如input clock拉到2G用跳頻的話
1 J+ v- r2 c! d# H: n5 ?表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)
- N; n+ `+ o0 F* b3 @. A9 a& E; k
0 G5 y! Z. U0 ^. [我需要的output clock最快大概到150Mhz
所以一個tick大概6~7ns
) G9 u* q7 O& e$ r* o" m1 w- ]一個pulse大概是3~4 ns
若是p-p jitter到0.5~1 ns可能會影響很大
降到0.1ns(100ps)的話大概就有可能夠用...

4 R( R) ~" N4 }另外，不是很懂大大提到
. j( y  `( F2 |' n3 ]- \+ R5 `FPGA可以達到但是CPLD為何做不到的原因
理論上我用跳頻的話
3 o2 G" _5 Z2 x) K. d* C- H假如CPLD速度上也可以接受2G
是不是可以直接用算clock tick的方式去展頻出output clock?

tommywgt

目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)
5 T3 v+ D4 B% r# T: B如果只要一個輸出最高為150M的clock source的話,
# O, Y" y% @% ?+ ]你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧
另外, 使用現成的PLL IC也是個好主意.
  U8 \" g" D+ Q2 J" @
如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行
( J' k" N, \. T3 q( }2 z1 E不然的話, 就算是IC本身宣稱可以達到0ps也是徒然

gogojesse

嗯嗯~了解
, Q7 |% s  x& x' I/ a0 i" Y, T/ k9 N& k謝謝 tommywgt 的解說
看來我的想法還是離實際有一段距離
1 B; H1 s$ V9 b$ ?0 Q果然隔行如隔山  繼續加油~ ^^

p.s. 這幾天突然都連不上chip123
真是奇怪
* x3 [- C0 `1 {; S$ J還以為關了 @@a