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现在我进行dc的学习,设计的一个顶层模块里面需要考虑多时钟,电路连接关系具体如下:
6 T; a3 x j" A* l7 Msubmodule1 :子模块
2 v) Z' Z& b) V module A(clk,rst_n,data_in,data_bina);
& b+ I, N( i* _' b8 N module B(clk,rst_n,seg_out);
6 L9 U$ k! z3 e; _, |, f9 E3 u module C(data_bina ,clk,rst_n,data_bcd);
1 ^. g6 r, P T: N6 s module D(clk,rst_n,clk_10Hz,clk_100Hz);6 j$ Z Y& f/ Y5 W! V4 `
topmodule topmodule(clk,rst_n,data_in,seg_out);其中clk,rst_n,data_in为输入,seg_out为输出。而其他的为中间信号& l: m' ^" |7 V
topmodule 的例化如下:顶层模块0 ?5 |# `% S! ]6 @( c. D W [, i4 l
A a(.clk(clk_10Hz),.rst_n(rst_n),.data_in(data_in),.data_bina(data_bina));
: K3 i# B7 K/ H* }; i( E B b(.clk(clk_100Hz),.rst_n(rst_n),.seg_out(seg_out));" @! W; J2 I" M. k' F3 m
C c(.clk(clk_10Hz),.rst_n(rst_n),.data_bina(dat_bina),.data_bcd (data_bcd));
& v; ~9 l8 t5 H" J/ W, r' Q4 l' A" y D d(.clk(clk),.rst_n(rst_n),.clk_10H(clk_10Hz),.clk_100Hz(clk_100Hz));$ D p5 T- t" p6 a; O& b* a
请问向这种一个模块中需要处理多个时钟情况,怎样用dc综合?* j5 j9 C- U# z% F5 P- d
我用gui设置端口,不成功,尝试着用脚本来产生内部时钟clk_10Hz和clk-100Hz也提示说有几个unsolved 的reference,有没有谁处理过这种情况的问题?望解答一下! |
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