Stratix II DSP development Kit的問題

ablendos

大家好:
6 ~9 R% x6 d6 [  g( }5 t4 |: v/ ?我是剛進入這個領域的新手，已經看過一本書來自學VHDL 語法了
. H- y! j$ @# `% d+ X, n' b6 P+ f可是現在有一個問題想請教各位
' r! K+ b8 M( T我的目的很簡單就是輸入一個sin wave經過ADC到FPGA在經過DAC且輸出sinwave
但是我不知如何控制ADC and DAC....請問有範例可以參考
3 R7 H( f$ k' a1 S+ Q  _. \' ]或是有人可以跟我說怎麼做嗎???
8 u" D4 P- V' B& \- o: D& V# Z而在VHDLcode中要加入什麼??
謝謝

tommywgt

entity ...
  AdcIn : std_logic_vector(xx downto 0);
8 j- k7 a3 s) e6 d3 u5 b  DacOut : std_logic_vector(xx downto 0));
end ....
3 y5 _& L% q+ @8 W' iarchitecture ...
8 [' m& [$ h9 h+ O; A3 Y. Xbegin

% l9 g% x3 D* PDacOut <= AdcIn;
5 ?2 i5 R( B5 f# a
# Q9 P: w3 U4 C% Cend...
( t! V' N. G+ p' E7 G
+ y4 J. q& [6 X& Y% ]
. W2 ~+ a1 g8 o7 H4 [" \其實只有一行, 雖然我不知道我為什麼要key這麼多字...

ablendos

tommywgt你好!!!
感謝你的回覆,我是完全的新手所以有些問題可能有點蠢
在VHDL中不用加入trigger訊號去通知ADC將資料丟進來嗎??
如果要,要如何在VHDL中寫??
  Q( F# o& i! P. k0 i- k# i我有找到一個範例,但為何他還要用matlab以及signaltab???
' @8 c; {- R' c/ o( w2 ^& {: Q有些地方真的不太懂????


1 @. C' f1 v) s) D, B謝謝!!!

tommywgt

那個trigger不就是sample clock嗎?
+ E& Y" A5 `8 c) a: E, z給個clock就好啦, 不一定要從FPGA給的

ablendos

Dear tommywgt:
請問一下我的clk要怎麼給??
在USER manual 中有提到ADC與DAC各有一個CLK名稱,adc_PLLCLK1 and dac_PLL1
是要給兩個嗎???
" p$ L) S& ~) O3 O1 C' X+ t. w謝謝