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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:
# [% b8 m; {( j0 X        建立扎實的技術吧!!
0 S0 |4 q8 O/ S" K) D' Y        提供兩個網站有很多資料!!
) i3 q3 X) g) q' K) P  z+ W# H6 O        
/ K6 W7 g+ \  a0 g* Chttp://www.opencores.org/
5 w! P6 T. A* J6 H3 q5 M6 @http://www.veripool.com/cadlist.html
6 H" {1 z6 l2 E: [7 I1 K ! @( W" D9 |( Y% a; s7 @3 A2 y8 T( q
    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎
$ k7 {, a& h' s9 W( Q" L. E聽說真正先進製程的公司% @  \$ ?1 W1 u+ o  k, M7 Y/ ~# A
或是做CPU的大公司
! W  ^( j6 f, Q5 D+ u都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章( I' Y6 s6 r! m
像類比IC  有許多的 layout 技巧
' Q$ d) q- |2 {: h  W+ [5 H& P8 p大部分都是  發生問題之後  才有解的
3 Z8 v! C+ t+ R3 h- E只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段
, n* q  q; Y+ s# j" E想了解的是比較詳細的佈局規則跟內容5 A, B% N8 W* }1 r' H+ j% `
例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題
6 k# Y# D" H) m9 W2 t; A+ r( d希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應: V; G! A' I& Z3 Y9 J
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!3 e# Z% l+ X, t9 b6 P+ C
2 w2 J- z* }9 b) k% B
先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)
: ]  ?& C7 `4 W, G. S8 B) v  l# _# {也有友站區分成:8 E3 H1 {  y1 c& V2 ?

( P7 R4 V4 q5 _* w4 S, I6 H- s- GCircuit & Simulation6 K7 x% n6 }/ C. a
Circuit architecture / Composer / Simulation / Analysis & others related to circuit design. z9 U0 E% o6 f" H; W3 L
- i# {  @: t& _( J: J( Y9 r2 F
Layout & Verification
2 \# p: m% ~4 ^! V" t7 KLayout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related1 f, E' E# c6 h+ k/ `+ ^+ E1 v

4 T2 L9 e1 F0 a, y7 q+ _4 GLanguage & Programming: p4 W/ v8 X3 b% i
VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.9 C5 v/ g! T) E0 [, c  v
5 U% I2 [; @% d* k! L3 e, U
General Topics
. l) d$ h2 _8 B3 fRoadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
7 G7 q- ]  L+ o) I& g

/ C1 [' Y* k  j0 R! {, B長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!  q; D% G. R$ B) e
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。
" I. k! }: u& [# p. `小妹希望能徹底了解除錯訊息 所要表達的意思!; u- H" S1 X; p6 _2 [4 C' k
而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!
$ }; _  A, i% z如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!
0 |( j4 p9 J, ?: g% Z9 w但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!+ `5 _2 f. F* T1 B( b
小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^
# W' V0 E: ~/ B9 C& g  F' n, R3 X相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表 - G6 ~, C! S6 @  Q. n9 L4 Q# F
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
5 f! F% f* v9 B像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...
) ]9 _/ h' j9 o; s

; g6 h, _- _6 p4 D! V關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準
" r2 }' L- U: P1 v; r1 ?7 W% K因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,6 P: C3 b' Z$ ^6 N" s  v
所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。
( Y! k" v3 n; b! y2 s% o1 I( D" U6 l8 |3 p* f
建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。" K8 }/ \8 G3 i: O0 \+ P/ @
* L3 D1 A+ i0 v- W% r% h: o
LVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)! y: z8 W- Y/ ]' Q& G" e2 `
! F( C- X+ C0 F' z  S- i
LAYOUT
  n/ f$ N  u6 E最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點
1 w- G* ~% V6 d  d5 G  ^ex:
5 _5 p# E9 ?- ]% Y5 h; `
5 y- y3 ]& l0 F  g- G- [# Z* O& ilayout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock8 K2 x, K. s! ~7 S
在netlist 的top cell看到的- T& Y7 N! u# S! `/ F
.subckt topcell A B C VDD VSS clock( ]! `$ B# x5 b# G
( R9 h, \# k+ N
以上應該相符合
, m" W- U- ?- j% L6 p
4 S9 s+ t6 H  T+ B7 L- n如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist. H, @0 a# p5 B) r: J, |
===========================================9 m! U! ~2 a: t& y3 W. Q; D
port對了後先解short問題,vdd&vss有short這就不用玩了
& w3 [0 w7 n6 x$ ?* k- c這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@
  U& N$ c5 \& [0 a# p* v$ ]5 @0 @! P
6 ]7 n8 @& E6 H' h5 H: _9 L再者看有沒有soft connect  b' A- Z( w2 G, N8 d% R
這個部份在有多組電源名稱時會發生
! Z" J) w5 m3 b$ ^5 o" hex : DVDD DVSS for 數位& b5 V3 X; A+ c8 Y
      AVDD AVSS for 類比
: l' z0 O1 t8 [: E. G! A      VDD33 VSS33 for IO ring使用
+ @% {5 _, z; M
# c+ k  [9 z5 f6 l8 x9 B' a2 R正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形- l1 d9 U: V2 j7 s3 i
現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。
8 G$ I5 f8 `0 x' i7 U* f==================================================5 G  ^1 G0 ?! P3 a+ q
其他一些比較平常的狀況
7 W3 v  w0 c. {& mlayout 上2條net對上 netlist上面的1條net
& v8 e6 S: i3 f6 ^  g* }7 a, O' f===>通常是open掉了* S* l  ^$ l4 b8 q6 P  d
layout 上一條net對上 netlist上的2條net
- N) E3 i6 T+ @1 u  F===>應該是short到了
8 {9 E& r+ r- `& M9 f, W0 g% @- P* \* [' [. p2 U1 s* `
2對2 互換的線5 N  o: _7 f3 v! F. [' x+ l2 \8 o
你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到: `# T1 H' Q) m% S$ M1 r4 g- b
這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。
& D0 |2 n& U/ m' M這個好像在cmd 有選項可以調整的1 e( T$ i8 B: D" O
==================================================- q3 N1 V: z6 p$ Q0 j! |6 T  |
有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?! J0 G% J- x& w! m+ f
是覺得煩還是看不懂?
6 H( n' J+ K; L/ j4 l' h. k像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,9 L8 ~5 y* _: R" f2 B6 p% X9 ?5 P
因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。. y1 y8 {" W" y6 K* q2 y
==================================================
$ A6 N7 h# n- \1 O; w
# C; o$ {; g. R( n" k* D個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達" k( `5 g7 W7 c. o" g' |4 X6 E
希望對大家有的助益。

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!8 g; b% l* l0 ?( |) w& p. Y
小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。0 [! t, b. N- V0 i( j+ w

* F3 J$ v  A$ N9 }  f但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...) i3 s" }9 E# E. I
還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂  X+ [; {1 K% g1 r" P6 T) a4 P
command file內容吧 ?
1 M, Y* e4 ^, y% X$ L2 e我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^$ M- k( U1 m) f# \: N
目前暫時還沒找到呢!8 X2 C- T# k4 u
這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。
6 o; K3 v6 _& g2 Y這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。. S1 C8 a5 b+ U" {  F! y

) ?4 Z& u, x! z* V8 a各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多," z' g) j& @, q& N
只是一些指令的不同。% x1 j. \  y% Z7 \( a
8 \0 S( e# R+ _/ }1 @  l3 ]
這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...% I5 w( ^- {8 v: Y6 [3 J0 {
所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西
6 D" Q' L; K5 U在未來竟然會被拋棄,那倒不如不要學。
$ z: u0 ?2 r- w) n因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業
) c* P% B: V- Q* q找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。5 y' l# D9 [+ o# u5 A
那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是
# [  |) |. p9 v# P8 J  _LAYOUT在畫不同類型的電路時5 A3 S' s3 s* W! m- M
佈局的方法是否會有所不同?6 K+ ^, v" A- i" D, ~) v
+ D& N6 V- H& ~6 [, n9 z8 _
還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
9 k0 t/ x% O' P  P) Q7 l" c但是我們這些很少看LAYOUT的RD 就會被一大堆顏色* Z; Z6 s! }, G" k+ }
給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~
7 f+ _8 x7 u( W! s: @. X8 t4 q像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外, Z* m: P/ p" d  u: p$ p( C
還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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