SDRAM Controller的問題

ian77316

我是一位剛寫verilog的新手，這個暑假我的老師丟給我了一個SDRAM的datesheet
; z" ?$ {  f- J, T" g" l8 ^  H他要我寫出SDRAM Controller
/ m& o5 u5 j+ y% Q& R* \但是我在書本上學的並沒有這種時序例子  頂多就是語法跟一些邏輯的example
  G* {2 f0 n5 m+ D2 b$ c我大概知道要以一個finite state machtine出發  根據波形的H ,L給他1或0
但是對整個大架構不熟析  導致遲遲下不了手
) ?+ K$ d9 C5 }8 d: a不知道板上的各位高手是否能指點一下我該從何著手起
或是還有哪裡有這種教學

我現在是打算以最簡單的模式出發
% k+ j1 V/ h  V' I: M0 ^
單筆的讀 寫 的功能
. T% H; b4 x3 l8 H( X3 I1 Y懇請板上的高手指導一下

henry90176

恩~這個我也想知道!!麻煩其他前輩回答一下了!!!

jerryyao

到open core去找答案，你可以不做任何事就可以交差了。

ian77316

謝謝樓上的幫忙 我最近把datasheet看熟之後好像比較沒問題了
8 S" J1 m5 a8 U- G( k6 C( s
' l/ Y0 S  ]8 M. o不過還是要多看看別人的想法跟作法 才會更進步
謝謝jerryyao了

tommywgt

建議
1. 先從signal bank R/W下手
2. R, W不要同時操作
3. 固定的burst length
4. reset後一定要做MRS設定

$ w# U2 |3 R; V* E( U0 G% T$ H我想這應是把規格降到最低了, 做的出來再加功能.

ian77316

嗯嗯  謝謝tommywgt大
0 P! @, S+ ^% u7 k) g
我目前是先把FSM畫出來  然後朝著最低規格開始寫
在 R 跟 W 方面是目前最大的課題
' Q  [* t  c- Z& m不過我想如果能先克服 後面的功能慢慢加應該不是什麼問題
$ V1 V& G/ L5 I( U. W( [* n
4 y0 b' ^" s  ~) q: t$ a真的很謝謝tommywgt大的指導

shintom

多搜尋一下相關的code吧
相信網路上很多資料 只是你沒用心去找