SDRAM Controller的問題

ian77316

我是一位剛寫verilog的新手，這個暑假我的老師丟給我了一個SDRAM的datesheet
他要我寫出SDRAM Controller
但是我在書本上學的並沒有這種時序例子  頂多就是語法跟一些邏輯的example
: A" E' {- F' i- v+ Y9 `$ y! ?7 i我大概知道要以一個finite state machtine出發  根據波形的H ,L給他1或0
2 X+ i9 I. c. K; Q- R4 }但是對整個大架構不熟析  導致遲遲下不了手
不知道板上的各位高手是否能指點一下我該從何著手起
或是還有哪裡有這種教學

我現在是打算以最簡單的模式出發
% m+ V" }- ^' c, T! _* O/ F) [
/ j0 T  ?9 [# O" W* Q9 S  v) l單筆的讀 寫 的功能
! K+ Y' {, N6 s懇請板上的高手指導一下

henry90176

恩~這個我也想知道!!麻煩其他前輩回答一下了!!!

jerryyao

到open core去找答案，你可以不做任何事就可以交差了。

ian77316

謝謝樓上的幫忙 我最近把datasheet看熟之後好像比較沒問題了
  f6 F# x. I: ]9 X! e% c  P
6 ~4 F4 X% T  L8 s不過還是要多看看別人的想法跟作法 才會更進步
  L3 |" Q8 U# I8 R謝謝jerryyao了

tommywgt

建議
1. 先從signal bank R/W下手
5 g2 ?4 C8 k. G9 P" Q2. R, W不要同時操作
$ Y( k  j/ ^6 H6 x( u# K. {3. 固定的burst length
% G. C( A! }8 d$ P4. reset後一定要做MRS設定

$ m3 ^/ n( v* ?2 n$ ?# {我想這應是把規格降到最低了, 做的出來再加功能.

ian77316

嗯嗯  謝謝tommywgt大
8 X, t  g% P! `, o: b8 x; s: s
( W# S8 u' I, B" G0 N8 K/ S2 z" t我目前是先把FSM畫出來  然後朝著最低規格開始寫
在 R 跟 W 方面是目前最大的課題
不過我想如果能先克服 後面的功能慢慢加應該不是什麼問題

真的很謝謝tommywgt大的指導

shintom

多搜尋一下相關的code吧
( X. I* s, v5 @8 g+ l8 r& V$ M+ J相信網路上很多資料 只是你沒用心去找