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[問題求助] 請問一下FPGA要怎麼實現高倍的倍頻電路嗎???

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1#
發表於 2009-5-27 14:03:45 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
不好意思~~想要請教一下各位前輩們~~
/ S, S+ ^* ~$ p  l我所使用的FPGA晶片是altera的Cyclone系列~~~
" x/ G- O0 u9 k- `我現在遇到了一個問題,就是我電路板的input clock是48Mhz,但是我想要讓FPGA可以輸出二個clock分別是32.2Mhz跟48.3Mhz~~
7 H5 [* k# ]) q+ ?4 o我查過了Cyclone系列的PLL分頻跟倍頻ranges只有1到32而已,明顯不能達到我的要求(輸出没辨法為48.3Mhz)~~2 a( H# k! V, g/ J
所以我想要找看看有沒有什麼方法可以設計出一個高倍的倍頻電路~~不知道各位前輩們有沒有人有經驗??
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2#
發表於 2009-6-2 15:12:54 | 只看該作者
第一個PLL 做一個100 MHz的頻率出來! `9 j, b8 N) p; ~
第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了
3#
 樓主| 發表於 2009-6-2 15:37:35 | 只看該作者
原帖由 topplaza 於 2009-6-2 03:12 PM 發表 5 e# D3 ^8 R0 z; N5 x
第一個PLL 做一個100 MHz的頻率出來* u7 U/ W9 d/ ~' w" b0 j
第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了

, G3 m; P. K) J7 U* @+ w8 O9 O
7 [7 v6 K$ r) N) s! ?1 C9 g9 t. X我試過這樣去做! J3 Q) ~1 _  u/ k! J
但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率
9 |: L. O$ z2 G而我電路的外部輸入頻率只有一個48MHz而已
9 n- m* q0 }) S, j所以沒辨法這樣做
( s% h  V0 g0 s. e* `5 S5 X( [' l, J/ A1 e* I! n
而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制0 [& p% g" e" x& J. `
只能做1到32的除頻跟倍頻* C5 K( u- m( E$ h  e4 G. I
所以照您的說法下去做也行不通( O5 s- i* m) v3 d& A: m

" M  I* N6 f! `不知道還有沒有那位前輩有其他的方法?? (跪求Q.Q)
4#
發表於 2009-6-3 12:02:34 | 只看該作者
这方案怎么定下来的?
. \1 c, T& m6 s% P2 F. m$ w: T很难想象哪里有这样的应用,输入48M输出48.3M" @4 Z% [9 r7 @, w  A( M3 f! M
要锁频吗
5#
 樓主| 發表於 2009-6-3 13:02:38 | 只看該作者
其實原本是要求要做遞增的
/ R- s8 T$ \% n! p1 P輸出頻率由48MHz開始增加4 I4 o4 j, B* {( ?( Z/ Z: b; p- f% E
一次增加0.3MHz直到63MHz為止
1 l- |& \1 O" O! o; w3 B但是我現在連48.3MHz都做不出來
/ }+ T8 V7 s6 c所以才會上來問問看有沒有人有什麼建意
8 j* N7 H0 h6 p$ `& x9 ~% i4 B
& w( |) K! L& l/ F[ 本帖最後由 tmwcndjjmj 於 2009-6-3 01:12 PM 編輯 ]
6#
發表於 2009-6-3 17:16:27 | 只看該作者
原帖由 tmwcndjjmj 於 2009-6-2 03:37 PM 發表
5 \, ?2 Q* H& P) ~- d3 E6 @. C* E1 c7 j
' w' }- C- E/ X2 f0 j5 v- N. V/ E
我試過這樣去做
7 p5 y  \* d; _: y1 T2 @但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率
% B4 ~' a! H% `. T而我電路的外部輸入頻率只有一個48MHz而已
- f( b1 d8 R8 N0 i' Z% I: c8 W所以沒辨法這樣做
4 R8 \# M2 S* |5 {- x1 F1 Z
7 }9 c/ h9 H% q, N& j" q而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制
1 F. {* w, z! O( u! o' [" ^& f' T4 {只能做1到32 ...
; s6 P4 _5 e3 S8 X2 A
; v; i8 o# b& S5 ?: a/ {" [" ?
可是我試一下 Cyclone的PLL是可以做到啊!
$ d% |# J& ]( y5 D9 i/ e$ UPLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的3 n' u" t% d7 X6 }/ ?6 C
你是在合成時產生錯誤訊息的嗎?
7#
 樓主| 發表於 2009-6-4 09:50:32 | 只看該作者
原帖由 topplaza 於 2009-6-3 05:16 PM 發表
) z- e% I9 A, V' L
( W3 [5 X3 {- y% i* U  R
& ~" \4 R5 k% r& q. p9 X可是我試一下 Cyclone的PLL是可以做到啊!
  O! n# \" \* k- O+ D- XPLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的2 J1 P2 p7 e, j( v7 A3 C
你是在合成時產生錯誤訊息的嗎?
" H+ M3 s% t. K  F) T. ^3 x

" R1 ^) |& h# |我也試過你的做法,是可以設定一個輸出48.33333MHz$ a3 U7 U: j& o0 C
但是我compile到Fitter(Place & Route)的時候就會出現ERROR
3 [: }% I7 }$ W7 x4 ]6 b所以我才會上來問問
8#
 樓主| 發表於 2009-7-3 14:34:39 | 只看該作者
問題決解了
0 x% ~2 R, ?% C- `* j4 }& Q謝謝各位的幫忙
( i  Y6 P- S9 R' z最好還是使用counter來計數4 z. R' G/ Y0 f4 c6 ]. o; }! b
不使用改變頻率來控制了
# ^1 ?* n4 A5 }) |- t6 j然雖同步方面算了很久才達成4 T8 K( u8 [0 A
不過總算是完成了
9#
發表於 2011-12-29 17:59:36 | 只看該作者
回復 8# tmwcndjjmj 7 ~* e$ g+ J, K0 y
; o% D% D5 r4 K' d! l
* l, ?  E2 k5 [( t& S( l$ L
土法煉鋼    ? 辛苦但直接.
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