Latch-up for Bipolar CMOS DMOS 5V/40V

redkerri

各位大大：

4 K: h% E+ Q* A% U) V2 z小妹我現在遇到Latch-up問題，fail情況都是直接燒毀，製程是BCD 5V/40V
$ i1 t$ z( `# E2 D: j請問我該如何作FA分析去解決這個問題？

) K/ V& T! ~- `  ^現在正在焦頭爛耳中，不知道方向在哪？
5 e5 O1 [+ q& d7 H/ X! Z5 Y希望各位大大能給點方向或意見可以提供小妹，謝謝！

kokokiki

請問有長epi嗎?lacth-up有許多原因....

tcsungeric

請問是哪家foundry的BCD製程?是哪個generation node process? 0.5um? 0.6um?...

阿光

1. 先 review layout
3 |  N: U7 l) z. e2. 如果無法從 layout 看出，做亮點分析，妳的例子是直接燒毀，所以已經知道大電流路徑
3. 就燒毀位置附近 layout 畫出可能之 latch-up 等效電路，看是哪邊寄生電阻過大，過大部分就接多一點 contact，或者寄生的 n,p type BJT 拉遠一點即可
$ i' m! K3 l# R+ E4 A* W% k' a% A+ J以上是個人的小小經驗....

redkerri

To Kokokiki:
+ X+ x! Q1 j. i: T* m- Gnon-epi wafer

To Tcsungeric:
0.6um process
3 t3 J0 m5 y. I1 `2 _* x9 {0 y
To 阿光：
目前都已確認過Layout，尚無找到問題
6 V3 y2 H# h& G# T! I: n

我們的設計是有內含LDO circuit，針對Latch-up是不是有哪些應該要注意的點呢？

persuse

做完Hot spot找到位置, 看位置附近 Layout,Device cross section及circuit操作方式加上偏壓,
0 H) z3 ~/ y' l2 W看有為寄生bipolar 被 turn on . 注意 P/N介面 0.7V 就turn on.
7 k/ d3 n5 w$ c" ^/ v+ D  `另外是高壓製程一般都有EPI.

redkerri

抱歉，今天與晶圓廠確認，我們的製程是有 EPI 的

請問，高壓產品的 Latch-up 打法是否完全遵照 JEDEC-78A 的規範？
0 s* X" O6 Z  D! ]  }Input pin 接 high 打一次，接 low 也打一次？
* F9 H. I) p, S或是只要參考應用電路的接法去打？

kokokiki

如果是有epi,那P-sub(or n-SUB),阻值是相對低,比較有可能的是HV-device的well之間隔離不良造成.
可以在run-timing的狀況之下,用紅外線攝影(晶圓廠通常有)做高點分析,找到較hot的junction,做layout上的改善.

lin.weite

是漢磊的嗎?!
$ U, D( r, p7 f+ A; F: u% C$ ^加大Drain端到Gate的距離!!然後加大Contact Size!!
再不行就加Zener Protection!

shkao0201

在POWERMOS的GUARD RING 家厚,檢查LATCHUP 可能的路徑
有燒毀現象  就要針對該地方分析latchup發生原因.

szona44250

受益'良多
8 o$ p# U2 }* i5 w& O1 W$ ]% p  }
謝謝大大的分享!!!!