VHDL or Verilog ???

twphision

VHDL及verilog有甚麼差別?
目前試用過 modelsim, logicsim, Veritak, QuartusII, MAX+PLUS II, 待是語法規則好像都不太一樣.
0 ]: l8 u8 w; s9 \- w撤了些軟體可以專寫以外還有別的嘛?

tommywgt

沒什麼差吧, 會寫程式不代表會設計, 不管是VHDL或是VERILOG都只是會語言而已...

twphision

嗯嗯~那也是啦.也要看板子的功能可以支援到麼程度.還有邏輯佈局上的經驗.
但是目前剛開始用比較想要知道最佳的使用模式. 還有開發的環境設定.
以前都用焊錫黏電路板. 現在可以用程式取代比較方便啦.

cougarr

vhdl 要求比較嚴謹
verlog 語法跟c 比較像，比較容易上手

sieg70

USA - IBM, TI, AT&T, Intel - VHDL
USA - Silicon Valley - Verilog
/ O  ~* E; A/ v% f0 ?2 V+ ~( F$ oEurope - VHDL
Japan -Verilog
; R- ^) e% X) t& [# vKorea - 70%~80% VHDL
6 L) Q: ]9 V  L3 v% GTaiwan - ?

bancroft

聽在業界的大部分人說
台灣也打多都是用Verilog
不過除了會寫語法外
1 |, c7 F$ T9 O3 }對於電路的物理與結構的相關特性了解也是很重要
! M! @4 |2 ~0 C. M並竟產品要能突破且進步
原創性與直覺都是很重要的元素
不過，這些都要好好努力才有辦法的。