關於FPGA Rount SSTL I/O and DDR問題

小朱仔

各位先進前輩
小的最近要將設計好的DDR Controller
放於Xilinx V5 FPGA內做P&R
' M3 h- \) M5 O3 l1 ?1 R選用SSTL2 I/O,但是合成完後
電路都不會動
+ q; B+ i4 |) y9 P9 A% L. g不知道FPGA對DDR的連接上
9 \# G1 }+ W2 B4 z. f8 t小弟有什麼沒注意到的
造成電路不動作
! ]8 g9 o- p! {' `# Q  \$ D4 U' b另外,不知大大們知不知道DDR的動作原理
3 D0 V4 C9 \; V: b可否解說一下
感激不盡~~

tommywgt

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