VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
原代码如下

1. 
   # s0 ~, J8 F5 \$ s; S
2. 
   
3. CNT: process(CLR, WR_PTR, RD_PTR)
   
4.   variable change : integer;  
   
5. begin  
   2 K, A, p/ f0 \3 n- B8 \
6.   if CLR = '1' then
   
7.    count <= 0;
   
8.    change := 0;
   
9.   else
   9 |; {/ z' [. G& B; E
10.    change := 0;
    0 c7 O# @6 ?, B4 s) r! g) @4 j
11.    if WR_PTR'event then
    
12.     change := 1;
    
13.    end if;
    
14.    if RD_PTR'event then
    ( O/ f6 `8 V- p
15.     change := change - 1;
    
16.    end if;
    8 ^  R- k. R! w# S/ g% s- x5 G
17.    count <= count + change;
    
18.   end if;
    / s/ F5 u$ }6 s# p% T+ f
19. end process;

複製代碼

不知道改为Verilog该怎么写红色部分。
我想是用always@( WR_PTR)
但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

lsa12345

這個fifo程式有問題喔,沒有clock訊號,很奇怪.

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

kbc1118

1. VHDL clock 語法好像不太對,應該是 if WR_PTR'event and WR_PRT='1' then
' _0 {4 }0 s, m4 G2 F) [2. count 沒有clock！你可能需要把全部貼出來，看是不是漏掉了？
3. 一個process有兩個clock，一般不會這樣寫的。

qian15

1. ------------------------------------------------------------------------------------
   : e* W- \: D8 C! l* E. }3 @
2. library IEEE;
   " d# g, W$ J! m' T  N
3. use IEEE.std_logic_1164.all;
   
4. entity fifo is
   ) Z0 ]6 x- e1 Y& g1 ]
5.         generic (
   
6.                 depth : positive := 16
   
7.                 );       
   
8.         port(
   
9.                 CLR   : in  std_logic;
   
10.                 WCLK  : in  std_logic;
    ( d6 d( r5 F1 i) e& `9 z
11.                 WE    : in  std_logic;
    
12.                 RCLK  : in  std_logic;
    
13.                 RE    : in  std_logic;
    6 K0 U+ V! S# J; H; L* t/ }$ N* _
14.                 DATA  : in  std_logic_vector(7 downto 0);
    
15.                 EMPTY : out std_logic;
      U  Y2 U. b% h# m5 x
16.                 FULL  : out std_logic;
    
17.                 Q     : out std_logic_vector(7 downto 0)
    1 X. a9 A' I' }5 u. k; K4 x4 x$ Y
18.         );
    # h$ ~& C4 w: f0 {& p! U$ {! k$ q4 Z
19. end entity;
    
20. library IEEE;
    
21. use IEEE.std_logic_unsigned.all;
    " a$ s9 c- M! [& ~8 X. g7 y' c
22. architecture behavior of fifo is
    9 [" r6 d/ ?7 F3 J* T8 q
23.         constant fmax : positive := depth-1;       
    * C$ Y" C4 L/ x6 Z  i3 P- V
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    " p: \: I* J, l6 b
25.         signal fifo_array : fifo_array_type;
    , e, A- B7 {+ |  U
26.         signal WR_PTR : INTEGER range 0 to fmax;
    
27.         signal RD_PTR : INTEGER range 0 to fmax;
    2 z7 X) H' M3 }4 E. v8 F( M$ {( h
28.         signal count  : INTEGER range 0 to depth;
    
29. begin
    
30.         CNT: process(CLR, WR_PTR, RD_PTR)
    
31.                 variable change : integer;               
    # ^1 ]5 B; \( @2 N
32.         begin  
    
33.                 if CLR = '1' then
    
34.                         count <= 0;
    9 i, I3 P$ w8 v3 i
35.                         change := 0;
    8 l% l! O7 |! z
36.                 else
    ( z2 U: D; ]) k0 [* G( ~5 U" H7 {5 w3 l
37.                         change := 0;
    
38.                         if WR_PTR'event then
    9 _: V- E, _+ u! J/ A
39.                                 change := 1;
    7 _# h$ S% P5 B. L% H% O) k" N
40.                         end if;
    
41.                         if RD_PTR'event then
    
42.                                 change := change - 1;
    
43.                         end if;
    
44.                         count <= count + change;
    
45.                 end if;
    3 T) s# b9 b; i" B0 E
46.         end process;       
    
47.         STATUS: process(count)
    # `6 s8 K. Q4 `! u6 |. N& R! u
48.         begin  
    " o3 ?; z: S( U& k+ g0 u
49.                 if count=0 then
    7 |+ V, m4 x2 G( K
50.                         FULL   <= '0';
    
51.                         EMPTY  <= '1';
    & N9 Y* _$ h( D1 y
52.                 elsif count=depth  then
    
53.                         FULL   <= '1';
    # ]% M! k8 |/ X0 F  d4 K
54.                         EMPTY  <= '0';
    
55.                 else       
    & ~# t$ y" I4 S& V% N9 b5 @
56.                         FULL   <= '0';
    $ D- @8 k2 u: t8 C! X* k
57.                         EMPTY  <= '0';
    
58.                 end if;                       
    
59.         end process;       

複製代碼

qian15

1.         FWRITE: process (CLR, WCLK)
   6 m0 a" A: e3 J( A
2.         begin
   
3.                 if CLR = '1' then
     k. u$ Y* N1 `1 A, n6 Y
4.                         for INDEX in fmax downto 0 loop
   : Q$ B2 ^# M& l
5.                                 fifo_array(INDEX) <= (others => '0');
   1 Q. I; g$ u. E# z3 w
6.                         end loop;
   
7.                         WR_PTR <= 0;
   6 s* [8 r  y, f) B, U( X
8.                 elsif rising_edge(WCLK) then
   ( t! t! R0 T9 o" g
9.                         if WE = '1' and count<depth then
   - S" Z- F4 r  M# `
10.                                 fifo_array(WR_PTR) <= DATA;
    
11.                                 -- move pointer
      r" Z8 j. q. ?( I; q/ v& \! p
12.                                 if WR_PTR=fmax then
    4 M' e8 _3 A! R: t8 h( k' Y
13.                                         WR_PTR <= 0;
    8 l# n, S# x' A  \
14.                                 else WR_PTR <= WR_PTR + 1;
    6 O! G7 D6 G2 U
15.                                 end if;
    " g7 L) F# l4 ^) l
16.                         end if;
    
17.                 end if;
    & o8 \. ?+ @- N5 _$ a$ l. L
18.         end process;
    ; v6 R2 g" u. \2 x+ d
19.         FREAD: process (CLR, RCLK)
    
20.         begin
    , _' }" }, l' R9 z: x
21.                 if CLR = '1' then
    " M6 }' G6 w6 p. {: h6 ^
22.                         RD_PTR <= 0;
    
23.                 elsif falling_edge(RCLK) then
    : j. O& [$ a3 n( W) t
24.                         if RE = '1' and count>0 then
    
25.                                 Q <= fifo_array(RD_PTR);
    
26.                                 -- move pointer
    ' a/ ?, }( V7 p. a1 y
27.                                 if RD_PTR=fmax then
    2 A7 I1 g9 ?5 A. d# ]
28.                                         RD_PTR <= 0;
    9 A5 C1 x0 Z3 Q9 s* J4 N" [
29.                                 else RD_PTR <= RD_PTR + 1;
    
30.                                 end if;
    
31.                         end if;
    0 F! p7 I0 P# a$ q5 R" X
32.                 end if;
    
33.         end process;
    
34. end architecture;

複製代碼

ibrotherv1

印象中有个工具可以转vhdl 为 verilog,可以看看，或许有用