畫schematic應該用已建好的symbol組成，還是電路完全用schematic畫較好?

君婷

小妹目前使用composer畫schematic，而目前是畫8bit全加器，同時發現到在畫schematic過程中 可以直接加入 事先建好的1bit全加器的symbol，就利用symbol快速的畫完8bit全加器，於是開啟這schematic來看電路圖時 所看的到只有8個全加器的symbol所組成。不須要特地畫1bit全加器的schematic ，然後再複制7個 ，最後將8個連線 接一接!
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3 l- \1 p# I3 m3 O$ t而小妹畫schematic時 ，直接叫出8個全加器的symbol相接，結果跑spice時 輸出訊號的波形很亂，所以 以symbol組成的schematic畫法在認知上 那裡有錯 並不是很清楚?
9 z) ^, _0 i( a" k9 v& w
) D3 p: F. V/ T/ d% x現在小妹主要想問業界的designer交給佈局者的schematic電路圖 ，是否都是完全用schematic組成的?或是都用symbol組成?
如果交給你的電路圖 裡面全是symbol，則佈局者不就得自行另外 畫成schematic的電路圖?
4 R" ~8 j  K" V  G關於這點 畫schematic 習慣由symbol來組成 還是由schematic來組成  ，請問是看designer個人習慣嗎?
. T7 m0 Q. |$ |8 _' T
4 p$ q. I! Q/ `! Q9 g( t5 O# [5 Y麻煩大大若有空時 能提供經驗 概況 讓所有初學者能了解 謝謝唷^^
畫schematic有2種畫法，一個叫出symbol來畫、一個直接畫schematic (但電路看起來很大)

[ 本帖最後由 君婷 於 2007-10-28 11:51 PM 編輯 ]

amanda_2008

好像没差吧？symbol得连线也是一样连的啊，不过有可能你symbol的电源和地线没连好。

君婷

樓上的大大謝謝你的建議!
0 r- c! @% i0 v, Q8 @小妹我使用的是cadence tools工作站 ，而小妹畫8bit全加器 乃叫1bit的symbol出來畫的，而跑pri-sim時波形很亂 ，應該是電路也許有接錯! 我不知用symbol組成的schematic是否與 整個電路真的就畫很大的8個位元的全加器組成 是否方法有不同?那裡有需要注意?
3 s3 Y' n  H! D7 H. {  S& `6 a' a因為後來小妹自已是畫了1bit的schematic ，然後再複制7個 自已慢慢的接成8bit ，然後跑pri-sim波形就正確沒問題!
倒是想請教您^^  用symbol來組成 與用schematic組成的 電路圖畫法上有需要注意的地方及差異嗎^^  我是用composer畫的!   謝謝^^
# u% y6 f+ x# G; D' i另外我用tanner tools中的S-EDIT  畫schematic時 其中都叫symbol來組成，其實跑pri-sim都沒問題呢^^
& l- T+ O$ K# J不知是不是virtuoso叫出symbol來組成 ，在畫法上有要注意的地方呢?   =  =

[ 本帖最後由 君婷 於 2007-11-6 07:51 PM 編輯 ]

Shouwei

我想前面的大大都已經說明得很清楚了
1 w1 ], }: N  `. R4 R; C" k: d" s一般來說到top 都會用symbol了
不然會畫到瘋，XD

至於您所提到的波形很亂不知道是什麼意思
" ~# l, ^; p( E6 k  k7 P9 t" o您有利用別套軟體來看波形嗎？
1 V. @4 V* v1 M$ L因為加法器算是蠻多bit數了~
: ~6 h* O$ e9 i. u. Z/ {用那種可以把x和y變成bus來看的軟體很方便許多(nWave)

我猜您所說很亂的意思不知是不是狀態有些地方不正確
" U4 n2 ]2 m: j5 m' @0 t如果是的話，應該是glitch(假性switching)所造成的
這只要將mos的size 調過之後就會減少這些現象了
一般來說學長姊都會叫後輩用1:2或是1:3 (nmos:pmos 的width)
5 P& v# s/ d+ T. A( N不過實際跑過之後會發現大概是1:2.x 要看製程，小弟只有摸到點18而已~"~
試著將size最佳化看看吧
' J0 q; J9 e  m4 u% A1 E不過我記得假設是傳專題的話，應該是不用最佳化
因為只是要驗證所提出的架構，比標準式的好而已~(類似)

5 }/ F% h* W( p# Y以上參考看看

kevin410

最好是用hierarchy的方式, 有現成的symbol就用symbol, 一般會把nand, nor, not, xnor gates...等等做成standard cells, 劃schematics時就可以呼叫那些symbol了.

8 x: M3 @, h( P6 D這樣的做法會使得電路看起來簡化很多, layout designer 在看圖也較不會吃力.
! ]5 n) l1 T/ D' g% \4 [6 x
. j4 T/ r" @' B, O至於這樣的做法是不會影響妳的simulation.

m851055

一般schematic與layout 之cell作對應，所以layout會依照circuit中的schematic name作layout cell name。

君婷

謝謝shag 大大的回答^^
" B9 H5 F6 Z+ A) Z同時似乎又說明了designer給layout 工程師schematic時 還有指定那一層要畫什麼電路嗎?
9 q1 A4 V# c- t# e$ @所以會給每一層要你佈局的schematic 而最 TOP Level 只給symbol 另外 所有symbol都也給其schematic 是吧!

如有錯誤 麻煩請糾正 謝謝唷^^
& a' |: i  w) qdesigner交給layout工程師電路時可能還會指定那層要畫什麼電路，於是給你該層的schematic

shaq

2樣都給.
最Top level 給 Symbol
7 r3 b  R' H; \7 n# H1 l/ P但每個symbol內的電路也要給 layout 工程師