VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
原代码如下

1. 
   8 D* a; [; [1 r, h
2. 
   % \+ d2 R& ]" M5 Y
3. CNT: process(CLR, WR_PTR, RD_PTR)
   
4.   variable change : integer;  
   6 x  F. e, \9 E' a  v! ?" Z; v
5. begin  
   ; B( y* u  B8 [2 Z* u7 }# ?7 a
6.   if CLR = '1' then
   
7.    count <= 0;
   
8.    change := 0;
   " q+ H% Y5 M; h! i1 _2 ^( p
9.   else
   7 h4 f( U5 K* K! I0 E" I/ _3 w
10.    change := 0;
    2 \0 j8 _9 E3 Y1 p' i( \, ^% H
11.    if WR_PTR'event then
    
12.     change := 1;
    
13.    end if;
    5 M  {, v* l; R' h( }& R- ]! v
14.    if RD_PTR'event then
      z+ p- U3 R- G
15.     change := change - 1;
    1 j) Q# Y" ]6 R! g. E
16.    end if;
    
17.    count <= count + change;
    
18.   end if;
    ; N  z3 K$ P9 }
19. end process;

複製代碼

不知道改为Verilog该怎么写红色部分。
% y; d# x3 x. b+ \我想是用always@( WR_PTR)
但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

lsa12345

這個fifo程式有問題喔,沒有clock訊號,很奇怪.

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

kbc1118

1. VHDL clock 語法好像不太對,應該是 if WR_PTR'event and WR_PRT='1' then
8 Q, ]9 V6 e1 V  x1 t* R3 y; D2. count 沒有clock！你可能需要把全部貼出來，看是不是漏掉了？
6 K" S5 x! r# O# S  V6 S6 Q3. 一個process有兩個clock，一般不會這樣寫的。

qian15

1. ------------------------------------------------------------------------------------
   % j8 |7 A; K) ^3 U& E$ z' `
2. library IEEE;
   
3. use IEEE.std_logic_1164.all;
   - L$ ]- n9 O$ K* S, }5 W0 f' w
4. entity fifo is
   * [$ X0 K9 d' g
5.         generic (
   3 Z4 K! |- p' z$ D5 `' O
6.                 depth : positive := 16
   + `4 x; i, E  {# @9 Z8 n
7.                 );       
   / X  a; @4 o. [2 V1 V
8.         port(
   ) t1 M+ p/ E" \  [( y, a
9.                 CLR   : in  std_logic;
   
10.                 WCLK  : in  std_logic;
    4 l$ J3 B7 j) X& g
11.                 WE    : in  std_logic;
    
12.                 RCLK  : in  std_logic;
    
13.                 RE    : in  std_logic;
    
14.                 DATA  : in  std_logic_vector(7 downto 0);
    0 M7 p9 s' I' R3 X) f0 h
15.                 EMPTY : out std_logic;
    
16.                 FULL  : out std_logic;
    ! [/ j1 d. u! `2 r
17.                 Q     : out std_logic_vector(7 downto 0)
    
18.         );
    ! ^( V% N% J% n2 g) s0 V4 _7 ]
19. end entity;
    
20. library IEEE;
    
21. use IEEE.std_logic_unsigned.all;
    
22. architecture behavior of fifo is
    
23.         constant fmax : positive := depth-1;       
    9 T3 P: @8 z& m1 d1 a& d
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    / G: Z+ G: Z' F: W2 g) ^
25.         signal fifo_array : fifo_array_type;
    ! L+ l/ t0 \% C/ {5 f! k* k  @
26.         signal WR_PTR : INTEGER range 0 to fmax;
    " K- S4 q- w# X4 {0 Q
27.         signal RD_PTR : INTEGER range 0 to fmax;
    
28.         signal count  : INTEGER range 0 to depth;
    
29. begin
    " E" j1 T2 F& P2 D6 y2 g
30.         CNT: process(CLR, WR_PTR, RD_PTR)
    8 U) f2 g6 d  O: L7 E
31.                 variable change : integer;               
    " s* a( G! i2 t; p8 P1 d
32.         begin  
    ! w: H' P1 j4 T* e. q8 s
33.                 if CLR = '1' then
    
34.                         count <= 0;
    
35.                         change := 0;
    
36.                 else
    ; D  z, C- `2 Q2 }5 y
37.                         change := 0;
    
38.                         if WR_PTR'event then
    0 T, y- J7 S, f- y1 L9 a* a
39.                                 change := 1;
    
40.                         end if;
    ) \& ~- M% U0 a5 t$ H
41.                         if RD_PTR'event then
      p/ R% s5 ?& \7 I% _
42.                                 change := change - 1;
    
43.                         end if;
    
44.                         count <= count + change;
    
45.                 end if;
    4 I4 q1 b5 i# A3 o
46.         end process;       
    ) V1 F: ~& j8 p. Q
47.         STATUS: process(count)
    ) p' c% m, \& U0 Y& y$ G* R
48.         begin  
    
49.                 if count=0 then
    6 ?: ]9 a* E$ R) p+ R
50.                         FULL   <= '0';
    
51.                         EMPTY  <= '1';
    9 m" E! s. q5 ^
52.                 elsif count=depth  then
    , h0 j1 _6 d. F" t
53.                         FULL   <= '1';
    
54.                         EMPTY  <= '0';
    
55.                 else       
    
56.                         FULL   <= '0';
    ; f& T2 ~8 t3 o5 W# P. @4 l
57.                         EMPTY  <= '0';
    
58.                 end if;                       
    ' a7 ~, U+ i# ?( C* r
59.         end process;       

複製代碼

qian15

1.         FWRITE: process (CLR, WCLK)
   6 i( S0 x. F6 S# r3 o0 ]
2.         begin
   
3.                 if CLR = '1' then
   
4.                         for INDEX in fmax downto 0 loop
   
5.                                 fifo_array(INDEX) <= (others => '0');
   9 J' i" H$ ^! Q' T
6.                         end loop;
     O1 Y/ X4 X7 X: X( c; y
7.                         WR_PTR <= 0;
   
8.                 elsif rising_edge(WCLK) then
   / Z2 ^+ N# P* E- T, `# e9 g1 a9 f' }
9.                         if WE = '1' and count<depth then
   / W2 |* ]2 j, x/ V
10.                                 fifo_array(WR_PTR) <= DATA;
    5 }  t& Q( a3 t7 o
11.                                 -- move pointer
    
12.                                 if WR_PTR=fmax then
    , N# r4 Q1 I! s1 Z5 h: C# ]0 e7 [
13.                                         WR_PTR <= 0;
    ( {) R& t* F' e8 ~
14.                                 else WR_PTR <= WR_PTR + 1;
    - j# [0 q0 X) E% }  E  N
15.                                 end if;
    6 @5 ^5 j1 n# E9 N, q8 k( D
16.                         end if;
    
17.                 end if;
    
18.         end process;
    
19.         FREAD: process (CLR, RCLK)
    
20.         begin
    
21.                 if CLR = '1' then
    
22.                         RD_PTR <= 0;
    
23.                 elsif falling_edge(RCLK) then
    & G6 b& q" R" E2 F) Q' j. h/ i9 N
24.                         if RE = '1' and count>0 then
    
25.                                 Q <= fifo_array(RD_PTR);
    2 @5 [  H4 S8 j/ T
26.                                 -- move pointer
    
27.                                 if RD_PTR=fmax then
    
28.                                         RD_PTR <= 0;
    
29.                                 else RD_PTR <= RD_PTR + 1;
    ! u. O  s5 @+ {$ Q1 [7 O
30.                                 end if;
    1 N4 R3 f) H& K+ P: d% a
31.                         end if;
    
32.                 end if;
    ' y% {- k3 g3 a. V0 b& |
33.         end process;
    
34. end architecture;

複製代碼

ibrotherv1

印象中有个工具可以转vhdl 为 verilog,可以看看，或许有用