verilog 寫有限狀態機的問題

michael6172

各位大大
7 S  g, Y* w6 L1 r
我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，
+ p" M7 \0 {2 s6 F( W4 ]1 n
. |3 y0 Q: G2 k* O# E例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，

+ f4 t1 D5 {8 T最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，
. g, L4 q8 F2 U3 _& b# M7 t6 Z
/ A3 j' I9 F; h* g+ p# W但是，pose-route simulation 的結果就會有錯誤。
( ]& \* G& F$ P% l. B
( a/ g3 N  D6 Z不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?

! F, M7 G' P/ }  J/ l% C3 |麻煩各位大大分享一下
. ?, a1 g" Q/ b. ~9 }
謝謝

superyoure

還是要把code貼出來大家才可以幫你抓問題
不然這樣的描述太籠統了

thjan65

樓上建議都是對的.
1 x. e+ I" N8 h3 n  \" N但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.

. t2 Z( f( P2 L4 E, G! Z總言之, 沒看到code, 無法幫您找問題.

johndoedie

回復 1# michael6172
* Y: q) \" E- h: K- |8 S- \- {: Q
會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題

6 P7 ~  [$ W9 G( C. e另外model FSM時，個人習慣分成3個always block:
2 D9 `! ?! q+ k1 Z: I  W
   1. sequential logic part for state assign
/ n  f6 n4 z% b! e   2. combinational logic part for state transition
2 a# a, S% ^! ~$ {6 n/ L1 [' P- U6 ]   3. combinational logic part for control signals
' k, L" \/ I9 S+ k% x+ X3 L
+ v& E; H& v( B9 O$ ~這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

ishoni

有沒有加上這句呢?

"synopsys full_case parallel_case"
1 X3 c% z& {* j3 `
  h$ `1 k& o/ m4 I& l  Y" a* R幫助描述你的case status...
, R) `  W- I% X; T1 y9 b5 |" `
" X) {! ~! |. m' u. B2 ^% B有一篇文章在討論這個:
+ |  A2 _  f$ W  [' M2 |
kunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

russell

哈囉! 我發訊息給你囉!

需要更多的info. 來幫您解決喔!
9 x9 @' ~3 S5 S9 }, l
! ^. ~$ I: [" I1 grussell0916@gmail.com