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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › [問題]關於某篇文章設計capless LDO 的 PMOS
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樓主: jeff710203
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[問題求助] [問題]關於某篇文章設計capless LDO 的 PMOS

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1#
發表於 2014-7-13 22:36:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位先進們3 H8 c8 C; ?/ g4 c& G% g9 ~7 a* C/ x
                                                                                7 _! N4 ~) @3 Y
請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system: Y; H1 S  n5 Z
                                                                                / [* v6 f6 C7 Z3 n. O9 P/ U
在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table3
1 n9 F% [# S4 X                                                                                / m/ [  f2 T& z: y/ `( m
提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V9 b" ?3 y2 H& e# ^
                                                                                6 i; n4 |4 r7 ]+ W# j+ g
以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA4 p, F3 \5 i% @: K0 m) Q: `  B
                                                                                6 w7 v* W" `9 I. u7 |
以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下- i2 l$ x' l" V( x9 l) r) M
                                                                                ! F$ a% i5 W+ ?" D9 i5 ?; l
感謝
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2#
發表於 2014-7-30 15:02:50 | 只看該作者
跟bias條件有關
! ]0 {' C7 w, M0 dW/L=40000, Id=10uA, PMOS是bias在weak inversion  z1 |( t" Z6 b  Z4 }/ y
gm 本來就大
7 c9 W4 ~( u# N! F3 a0 X至於模擬的方式, PMOS source 接3V, drain 接2.8V7 @" N8 [$ ?3 V, I& N
掃gate電壓看電流, 找Id=10uA下的gm
1 I; m0 \7 L/ m0 K4 W' a: ]$ c前提是你的spice model 有cover weak inversion (通常不太準~)
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finster
3#
發表於 2014-9-19 08:39:48 | 只看該作者
這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向
4 r' E. b8 G7 L( M2007年那篇算是比較早期的作法了8 B2 X: h9 W/ b( c5 G+ x
且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大0 t! l% b! q1 G) K5 o! K
後來仔細追究,發現是
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laasong
4#
發表於 2014-9-20 13:14:42 | 只看該作者
來看一看
3 e1 W# O6 H! g4 T! Fcapless ldo真的需要考慮更多的是  補償  voltage drop
/ @3 q& F# W" |3 J$ _# H傳統作法都是還會在layout有空間的地方塞一堆電容; m0 \/ [7 D+ x5 H* z, |7 U0 Z
比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ
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finster
5#
發表於 2014-9-21 11:43:24 | 只看該作者
現在的cap-less LDO走的是low quiescent current的error amplifier
2 M# n9 r! Q; U1 Q& E9 x; C以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下
7 A6 t! p1 j7 w7 v* x3 L+ G9 N; P( [1 c* H5 }
以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想$ n! X2 W4 w. R6 d; t
這是RD的宿命
% I1 ?( X  ?6 n& P" j+ ?- O$ t  K$ i7 p
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hoodlum
6#
發表於 2014-9-24 12:50:33 | 只看該作者
cap-less, low quiescent current 有時跟要能快速response output voltage
; B& L& Z8 s4 n; N& k. Q" Odrop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解
4 U  i; m9 [; x; t  ~可以學習一下
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8#
發表於 2015-8-29 21:29:55 | 只看該作者
又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。
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9#
發表於 2015-9-19 13:11:07 | 只看該作者
最近有一些需求，需要用到capless ldo，來參予討論一下
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10#
發表於 2016-6-25 22:51:24 | 只看該作者
感謝分享。我來研究研究一下
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11#
發表於 2016-8-12 00:59:41 | 只看該作者
感謝大大們的討論
# M4 b6 i! \: \- J小弟來研究一下
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12#
發表於 2016-9-20 10:36:22 | 只看該作者
最近正研讀這類電路,還不清楚設計考量3 v+ i6 i4 @! y" g
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Juneje
13#
發表於 2016-12-6 16:19:12 | 只看該作者

  \8 F' x( M% q% {# fThanks for your sharing  It's a good reference for me.
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shuangzi
14#
發表於 2017-2-20 16:49:40 | 只看該作者
感謝分享。A good topic to discussed.
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shuangzi
15#
發表於 2017-2-20 16:51:52 | 只看該作者
大大見解獨到, Thank you
# H9 p# ~' @0 ~# o" X& Q0 S2 O7 r9 {0 v: C
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16#
發表於 2018-12-6 17:18:28 | 只看該作者
最近讀這篇也有一堆問題 1 h% \. O1 A2 \. R
極零點分析 和 電路的動作原理都有不清楚的地方
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mky95361
17#
發表於 2019-1-6 20:45:51 | 只看該作者
想看一下隱藏內容                     
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18#
發表於 2020-8-6 11:19:22 | 只看該作者
  看下  是 發現如何 設計  capless  LDO
& s+ q* q: I# f) V7 q$ X% n$ [" z! H4 Q' S8 `: V

( U% \5 a) K2 e; d) h0 }. s! p. n5 q; L# o* Q& Y; e
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20#
發表於 2021-2-5 14:27:40 | 只看該作者
想看一下隱藏內容;感謝分享;感謝參與討論,謝謝
1 g+ P! [' [3 G+ z- K
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