如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
2 s, u; q- \3 W; n! _1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".
& ^8 V. ~6 x/ K& ?
default_wire_load : "ForQA" ;
7 D6 O; {1 J, Q: F  
/* QA wire-load */
  wire_load("ForQA") {
    resistance        : 0;
    capacitance        : 1;
" o- V$ q: f8 N6 T+ u( V    area        : 1;
0 H3 H, C: b& p/ s5 B, _    slope        : 1;
    fanout_length(1,0);
7 S% q/ t% v3 ]3 Z    fanout_length(10,0);
  }

- R# T: H) ?4 j不是 default_wire_load : "ForQA" ;
1 N3 o! }- w' |2 f/ p4 s' H: y則 script file 裡寫
set auto_wire_load_selection false
set_wire_load_mode top
9 \; b3 i& A( ?. v1 V, [8 kset_wire_load_model -name ForQA -library <your_library>

2.或查用 set_load 0 ... 的方法 for all ports and all nets