Latch-up for Bipolar CMOS DMOS 5V/40V

redkerri

各位大大：

小妹我現在遇到Latch-up問題，fail情況都是直接燒毀，製程是BCD 5V/40V
( W/ g8 [$ O) E( _! \( @6 J* n請問我該如何作FA分析去解決這個問題？

/ R0 S6 L- S# E1 i( f8 f3 X現在正在焦頭爛耳中，不知道方向在哪？
- G6 L  }3 J: `希望各位大大能給點方向或意見可以提供小妹，謝謝！

kokokiki

請問有長epi嗎?lacth-up有許多原因....

tcsungeric

請問是哪家foundry的BCD製程?是哪個generation node process? 0.5um? 0.6um?...

阿光

1. 先 review layout
. f% v% U) |1 ]# l2. 如果無法從 layout 看出，做亮點分析，妳的例子是直接燒毀，所以已經知道大電流路徑
( j/ q$ e; }: d# r+ _8 v( h) G* r3. 就燒毀位置附近 layout 畫出可能之 latch-up 等效電路，看是哪邊寄生電阻過大，過大部分就接多一點 contact，或者寄生的 n,p type BJT 拉遠一點即可
/ B7 G  A* r4 n* ?以上是個人的小小經驗....

redkerri

To Kokokiki:
' E  b- [+ x: E* n, m% o3 ?non-epi wafer
4 C5 G, ^9 x4 t) {  c' e" m
( T# O- C3 Y: }3 r1 H6 I2 m* qTo Tcsungeric:
% o- Y% T2 Z3 ]  o' p0.6um process
  R4 i$ Q" i- X  {2 R+ j. o6 h
/ d( B$ x, U% L; u# hTo 阿光：
/ u9 [* s( W; |' s! u6 N3 V, V目前都已確認過Layout，尚無找到問題

1 Z2 T% ]. z9 r. V% d8 B, ?
* _, K7 c; L8 Z我們的設計是有內含LDO circuit，針對Latch-up是不是有哪些應該要注意的點呢？

persuse

做完Hot spot找到位置, 看位置附近 Layout,Device cross section及circuit操作方式加上偏壓,
" f6 ?8 L2 q! I4 g! Z3 o( R看有為寄生bipolar 被 turn on . 注意 P/N介面 0.7V 就turn on.
另外是高壓製程一般都有EPI.

redkerri

抱歉，今天與晶圓廠確認，我們的製程是有 EPI 的
! \6 O7 D( Q" H
請問，高壓產品的 Latch-up 打法是否完全遵照 JEDEC-78A 的規範？
Input pin 接 high 打一次，接 low 也打一次？
4 L" U  A0 s9 ~' F, }或是只要參考應用電路的接法去打？

kokokiki

如果是有epi,那P-sub(or n-SUB),阻值是相對低,比較有可能的是HV-device的well之間隔離不良造成.
可以在run-timing的狀況之下,用紅外線攝影(晶圓廠通常有)做高點分析,找到較hot的junction,做layout上的改善.

lin.weite

是漢磊的嗎?!
7 ^1 [7 Y% o$ m加大Drain端到Gate的距離!!然後加大Contact Size!!
再不行就加Zener Protection!

shkao0201

在POWERMOS的GUARD RING 家厚,檢查LATCHUP 可能的路徑
) D$ G; W- ^% Z' {0 O. r5 T有燒毀現象  就要針對該地方分析latchup發生原因.

szona44250

受益'良多
$ b1 D* t, W# s7 i9 E
謝謝大大的分享!!!!