如何讓兩個速度不一的訊號同步

toxichucky

Hi,
# v# m4 u& T8 G& s# \1 X+ |我今天有兩個訊號，頻率分別為5KHz和100Hz，我得到兩個訊號後，需要作一些運算，但是由於速度不一，故可能會發生運算錯誤。
: H  O$ Y" Y" q  ]5 }( R請問一下有沒有什麼辦法可以使訊號達到同步？
我曾經想過又DFF，但是如果要用要加很多級！
有沒有人可以提供相關的Verilog code，供參考。
Best Regards.

masonchung

把 5KHZ 來除頻 產生100HZ 訊號不就同步了嗎

kolong

需要考慮duty多少嗎...
. q- ~5 ]" G1 O* a5KHz跟100Hz是否有相對應的data要latch...??

toxichucky

我可能問題問的不好，在此畫個簡圖，希望可以有高手給點意見
0 a7 S! T3 F' Z* d. M

上面是速度較慢的訊號，下面是速度較快的訊號。
& m  r1 d# O! |7 f! [5 t我希望可以bit對bit作相加。

: r1 S9 A! t$ L
  |! F% z' L4 H( w) @Best Regards.

chienping

數位同步可考慮用FIFO來做到
FIFO: First In First Out Memory
+ ]5 R- i4 z4 M6 T% ?0 X( Z' \- G  j也可以說是要做到clock domain crossing

這個FIFO的設計要很小心，有很多時候會做出似是而非的電路，
$ g5 |  F5 K, V& O6 z在testing的部份，也要注意，因為有很多corner case測不到，
FIFO和串起來的DFF是不同的，因為它要能夠告知傳送端FIFO內部的資料是滿的或是空的，
$ l8 O! q7 s5 _/ ?4 \! j這看似容易，卻因為不同的clock domain而使得這個訊號會被誤傳，或是產生所謂的metastable status，
: _" z- H6 E* F3 M! e這個代表空的或是滿的的訊號的產生要用到非同步的比較器，
2 F3 \7 A3 T7 s* `有一個建議是用gray code來做內部的counter，也有別的做法，
有不清楚可以再寫訊息問我

toxichucky

chienping您好，
請問一下您說用gray code來做內部的counter，要如何實現呢？
0 R3 i  B/ R; R3 L5 |. t9 z  t再不考慮面積或其他因素下，有沒有很簡單就可以實現的方式呢？
Best Regards.