如何讓 current mirror 做的比較準確?

mt7344

當 current mirror 呈現 1:200 的放大倍率時,
且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?
因為  process 變異的關係, 所以這一部分的誤差還相當大!
該如何避免?
又  經過大電流  會產生高溫  此時的 current mirror 的倍率也變化相當大?
& S) V5 N$ [- M5 g9 X( }% S該如何克服?

andywu

可以試試用casecode的方式
5 g. P* d/ |. s& `/ V; [  Z2 |/ {
9 ?& r6 R# @8 v7 f不過之後的layout才是重點核心的部分
7 H1 ?3 A" a# E2 u

yuchi

1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點
8 L% @$ z/ G! M6 |0 I   各channel再做1:20(1:50,2:100)
2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定
   calibration cycle
3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!
4.元件的L,W 也要選安全一點的range

mt7344

1. 有想過一級級的轉!! 不過每轉一次!  就會有一次的誤差!! 如此的變動率會不會太高唷!!
/ ]- F  `- v5 @/ z7 y, ]/ K' J2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!
( c- ]' A8 L2 P1 t* t3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!
$ U: w; w! {; f8 x) I8 h6 p* i4. Cost/Performance ratio 真的很討厭!!  又要小!  又要準!  真的好困難唷!!!!

li202

先把八個channel做相互做match
; Y- |; S( p: a. [再用一顆OP取其中一個channel電壓做鎖定
6 u  m* I2 w) H( |( p/ M6 n- Y
+ ?; X, q: F3 W% ~; b7 x提供一點個人意見

nezkax

這個問題在 LED driver 會常常遇到
. j8 A( [- Q8 H$ ~
" j) @0 u  E9 k首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制
然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知
主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]
$ h2 l3 F0 ^6 Y鎖定 VDS 其中一個方法 就是使用 OPA 回授控制
5 U+ m# a" E8 B9 x- E# _0 Q* O另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力
並減短設定時間
6 s. w; u5 R2 Q, C
- c5 V4 m4 B# x! G% ~channel 跟 channel 之間的差異定義為 bit-to-bit error
5 [( O' d2 F, y/ F4 p這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題

至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,
此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)

( o" @0 I. y; Q/ C; n溫度所引起的電流變化, 主要是改變了 VTH(T)
; O3 R" [- Z; O' Z5 B8 l這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小
然而, 溫度方面較麻煩的難題在於 package 的選定,
9 F; ]1 Q! X& j- v( ^. x% w2 Y- F在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,
1 g" U) J; o5 u0 w- l# @. Z7 GPtotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a)
選用的 theta(j-a) 必須確保在
! b1 }1 s/ n$ G. ltypical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree
選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal

ecalfs

除了電路設計解決外,  Layout亦是關鑑
  y- M& Q( E: g* u& u
8 C& @" g! u# p, o# e+ u1. layout 單元化(Unit) 以此單元倍增減
( f& J4 A: g# n2 h2. 元件W/L盡可能最大化 W>5um, L>3um或更大
3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...

bossen777

謝謝大大無私的分享，感恩