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[問題求助] PNP-B J T => LVS認不到...

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1#
發表於 2009-10-3 22:03:36 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
5Chipcoin
請教各位高手4 p# _8 t6 I+ g: Z  V+ H$ u
製程: D35
' f9 C3 R4 S8 R元件: PNP! l6 J. b* Z' X2 c0 w
個別跑LVS時都可以過$ B3 a( y4 _" c0 W1 f5 f2 b& G4 ~* I2 o
可是兩顆放旁邊時LVS則不會過 有人可以幫我解決這個問題的嗎?: C7 j& t  S+ S
雙方的B腳是接地端8 m2 z5 Y! b( K+ |! L
另外也請解釋一下這是什麼原理 為什麼不可以這樣接
% x  f" P/ A, I6 T& ?9 c2 s% `我最後是想要實現底下的串接法~/ {1 S" y+ y, E: _& f) z' u
感恩5 K4 a9 w/ `6 E) ^+ s

' p& f5 Q4 w4 t3 l& W[ 本帖最後由 layoutarthur824 於 2009-10-3 10:14 PM 編輯 ]
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以上大大說的都沒錯 不過卻都沒針對D35的製程回答,只有說明為要用什麼東西 這樣並不能快速解決他的問題 上面其他大大回答的我就都不贅述了 BEC腳仔仔細細的看"馬的"檔一定會寫到裡面的一些製程檔 我看到了你ㄉ問題了 加油 我也遇過這問題 還有一個方法就是 LAYOUT畫到會過就好了 如果不行不要用這架構了 這擺明是不能的 請換架構 我跟上面大大回答的ㄧ樣 D35不行用你那個架構 ...
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2#
發表於 2009-10-3 22:03:37 | 只看該作者
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3#
 樓主| 發表於 2009-10-5 04:54:20 | 只看該作者

這個是我提出的問題詳細說明

以上可能是我問題問的不是很清楚- l" r4 D- z2 n
這個是我提出的問題詳細說明1 i/ Q, d0 `; U; p
如副檔請各位高手幫個忙囉
" x0 V) l  n- Y9 k5 h謝謝
7 D" Z: u4 n, a/ p" f4 o
# I% D7 Z* {2 d- n4 [: t/ V[ 本帖最後由 layoutarthur824 於 2009-10-5 04:55 AM 編輯 ]

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4#
發表於 2009-10-5 09:52:19 | 只看該作者
難以解的問題
. q. @4 D' B/ k+ |8 ^. c有2個方向來看 : N! b  R- i5 f) j
一方面可能是 你的 netlist pin 腳 對應問題6 m$ Q! a- D( [. H3 n
從圖看來 有箭頭ㄉ是 E  中間 橫線接地的 是 B 而另外一邊是C
  K! ~  t7 m! F6 N看看你ㄉ layout 與 netlist 是否市 這樣街ㄉ( F* B, e+ _% v- [
由於P+ 會透過 P_SUB 連接 所以現在多用 一個 PSUB2  來區隔
6 v, E: p" i( R# {! W& K  ^用N_WELL 隔離 也有 相同效果
. z  T9 P. z/ b( y8 h1 Q, |& ?( r  F  d; z
一是  command file 你ㄉ BJT 是否有加 bjt dummy layer
# H: b$ `" q8 Q5 Z$ E3 M如果沒有可能會形成 自然ㄉ BJT 導致 LVS error
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5#
發表於 2009-10-5 16:30:13 | 只看該作者
CC是P+所以跟GND不可分,除非每一顆單獨ISO才能串接.
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6#
 樓主| 發表於 2009-10-6 02:38:21 | 只看該作者

回覆SKEEPY大大

除非每一顆單獨ISO才能串接.9 U% h( y' T  `% s3 @
你說的單獨ISO是指??* T! d5 R6 o6 O: O
D35串接PNP要怎樣才能單獨ISO呢?
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7#
發表於 2009-10-6 09:46:30 | 只看該作者
外圈的 psub(C0,C1) 電性上是只能接到gnd.除非你有twin well,也就是有Pwell 把C0,C1 端隔開(即ISO)才能都認到.
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8#
發表於 2009-10-6 23:02:33 | 只看該作者
一般製成都只有一塊地(sub),一般就是用psub2騙過LVS,那只是區分GROUND,實際上所有地都接一起(也就是0電位,透過sub都接在一起),不然ERC會有SOFT CONNECT ERROR
$ s8 Q; a" m+ X4 f/ ^( J9 `
0 A; s9 U7 ~' O% x. D: ?/ ~3 `你要那樣接LVS還是可認出來(要看command file怎寫的),但是會有ERC ERROR(SOFT CONNECT),實際上是接錯C0會透過SUB接到C1,若是蓋上PSUB2,LVS會對(騙過他),可是那顆IC做出來應該就不work了.; d6 i! j0 D$ Y9 b' p" k6 q; \
$ D: N+ Q! @5 x# R
假如製成有NBL或DNW或twin well才能那樣接,也就是能割出獨立的PWELL,就是會圈一圈nWELL,在墊一層比較深的同type的well(NBL,DNW,twin well),這樣就會割出一塊獨立的PWELL( ISO PWELL)2 c% V- q6 I6 z' e8 `: {* J

, _" B% K5 m* p2 eLAYOUT不是拿來就畫,文件看清楚,有空去看看剖面圖,command file.
2 g2 V7 z; j  `, Q9 }5 v" D6 \, y5 o4 o7 Q! \2 U2 Q
[ 本帖最後由 12345 於 2009-10-6 11:38 PM 編輯 ]
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9#
發表於 2009-10-12 17:58:31 | 只看該作者
是dbh035么,用DNWELL OR DEEPN 和nbl隔离起来,不然啥招都没用
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10#
發表於 2009-10-13 09:39:49 | 只看該作者
没有单独的Well 隔离!
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11#
發表於 2009-10-13 11:00:02 | 只看該作者
原帖由 wiwi111 於 2009-10-6 09:46 AM 發表   A3 P: x. |  y3 _* v6 t3 U6 P
外圈的 psub(C0,C1) 電性上是只能接到gnd.除非你有twin well,也就是有Pwell 把C0,C1 端隔開(即ISO)才能都認到.

+ B! X6 ]+ O) o- W: [; Z: Q3 b2 T; [: b
上面大大說的很對~簡單來講~ 你BJT選錯了~你不能用這種寄生的BJT來做串接使用~ 建議改用垂直的BJT
% E3 s/ V- q$ P1 y- l這種的BJT 它的 C 端一定都是接在 P-sub ~ 所以就layout 來看所有 BJT 的 C 端 都會接在 psub 上
/ b" ^0 A9 U# a$ ~3 Z' K/ ~你可以直接把你附的檔上的BJT剖面圖~都貼一起~ 你就會發現 P-sub 都是同一個區域 的, ) z2 ?  }7 t% n& \! S
誠如其它大大講的~ 不然你就得選那種製程是可以區分 p_sub 的 ~ 不然即使你使用 dummer layer 讓它認得到 ~ 最後還是不會工作的
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12#
發表於 2009-10-13 14:26:40 | 只看該作者
小弟借由 此問題 回覆請各位前輩們看我的說法對嗎?
0 j6 Z, j( a) _- v: E0 w
: c6 O* [# n  p+ J+ I& O/ ^如果 上圖我在每個BJT上 都圍上 NTAP  是否可行呢??' g% \7 k0 |" Y# U

7 I: R# c% I3 q6 c( _感謝
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13#
發表於 2009-10-13 16:23:54 | 只看該作者
D35到底是哪家的工艺,我为什么上传不了图片,难道是我发帖太少了么
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14#
發表於 2009-10-13 17:44:00 | 只看該作者
C极只能跟psub等电位,需要单独的pbody,也许需要nbl给隔出来,这个在纯cmos工艺很难实现了,是你们的designer对工艺不够了解,让你受苦了,不过你的cross_section 画对了,怎么没看出那些C极是软连接短在一起的
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