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ISE初階課程3 t p7 C: g% N9 Y, S. `+ @0 }
Contents: B. [ j/ M* H& T) ~& q; v
ISE design flow,
" R. l) W9 @2 o# b" X, y' i7 Rdesign constrain, * J" ?7 O( p( A% V t, f; O2 Z
RTL / schematic design, 0 [. I6 |2 S) ?8 H Z& [8 Y, l
FSM design and optimization,
1 H+ P; `6 @. @+ j- c" Vpin assignment.
/ G; d B) }1 z8 @7 f) u$ F' v* L) K
4 {5 C( F( A6 gISE入門介紹,由RTL code 或schematic開始一個新的ISE project,了解目前最新版本ISE * ~. T! z/ D' y/ n. ~. y/ z H5 {
10.1的新功能,協助掌握ISE流程每個步驟是作什麼,並了解相關細節,指定FPGA腳位,到最後
9 y$ h! t0 P! s9 P9 E實際在FPGA硬體驗證。透過ISE圖形介面操作設計有限狀態機(FSM, finite state machine)
M3 r; l8 k) P6 ^- Z& F,設定ISE運算處理策略等。8 Y/ n/ G6 [9 Z q ~4 [
) d/ C G. l4 v. BISE進階課程
?5 R: G) }% W; o" oContents:
* Z/ L& ]; P8 [: H& ntiming constrain and reports,
7 m( `! ~. N1 d+ g9 K/ tFPGA editor, ( T$ Q) o6 b# n
NGC / EDIF project
- m: X. S, a; T9 Z
% K- u! H6 K$ c: A" t# ^2 bISE進階介紹,了解timing constrain設定及如何讀取相關report得到必要
2 k; e: n G/ K8 o, v8 I+ t的訊息,讓我們可以增進設計的可靠度及效能。介紹ISE內FPGA editor軟體。1 @0 y% m8 }) W3 I7 v' V/ h2 A
' \0 S& S: k& @+ Q9 V o h: N( n& ~) @ e+ r' R6 O) n3 P3 ]
5 H4 _( l9 v0 I, i) l預計八月底台北開課(交通捷運便捷)
9 o( }* Y7 K- j& n) c0 {. N6 b" a1 ?+ c# U L; z
若有意願報名者
% ~: H$ [8 h- h8 H. p3 u6 ?5 t% r" f: G: \7 b* i2 F3 |
可來信洽詢~" V) U2 i: d& D w' ~) f
flower18kimo@yahoo.com.tw |
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