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本帖最後由 weilun_1016 於 2023-10-6 12:29 AM 編輯
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各位前輩好
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小弟最近在畫layout碰到一個問題,遲遲無法解決,因此想上來詢問各位前輩的意見; O: x8 `" f5 a& T6 A
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小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE
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在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻,而且都是直接用tsmc他們的PCELL
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但跑LVS時,layout轉出來的netlist檔卻沒有這個電阻,所以一直有missing instance的情況$ ^2 ?: b% W. C
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以下有幾點我有先確認過,因此才推測是不是layout認不到w/o Silicide類型的電阻:$ |+ [3 {6 F& }5 D/ y7 H& J) r6 m( e
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1.用w/o Silicide的電阻時,跑LVS時,layout端會有missing instance的情況;一旦改成w/i Silicide的電阻時,LVS即可通過→排除接線問題 H) e' `3 q, ?
5 ?! K7 k# R- ^, n6 C+ L2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來,跑LVS時,layout端都不會有Unmatched的元件
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! A- }; ~9 _: R c/ T5 s我也有去看LVS Rule的檔案,知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition),也確認PCELL內都包含了應該有的Layer
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若是自己按照LVS Rule定義的layer去畫電阻,就會變成在還沒覆蓋RPO Layer時,layout認的到它是w/i Silicide的電阻[PS],
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一旦在原有w/i Silicide的電阻覆蓋RPO Layer,就missing instance了。
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請各位有經驗的前輩能提點一下小弟,要怎麼解決這個問題,已經被困了好幾天了+ I0 B5 }) T0 ^+ |5 Z3 T
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