verilog clock generator question

jyunwei

Hi

+ P% U, m+ F5 }! ]: V2 A" \My clock generator is as follow

4 Y; v; c9 h/ i3 O`timescale 1ns/10ps
' ]- c' d5 c9 [8 h9 n" j. ?
`define period 15
3 d7 `6 a7 b) R* h( k, j/ _
module test();
% ^; f/ L. g, K9 w% Xreg clk;
) {0 L* h( {9 s" a! q% k, y7 E
- p+ |$ b' J4 T4 Linitial begin
clk = 0;
) Y. n: n+ ~& D; Jforever #(`period/2) clk = ~clk;
* `8 d8 L/ }1 g* S1 U% iend
- x, j. Z% H, C9 E+ x% i" K

5 x: K( J  t1 q( l4 C9 i% @But i check the waveform the clock period is always 14ns.

Could anyone help me the question ?

0 _+ i; ?; ]5 r2 c9 s/ FThanks
. P7 d$ A  o3 y- @# S2 t% @8 E
endmodule

card_4_girt

抱歉！
我好像誤解了你的問題
$ b% s, T# f6 R7 K9 R1 z真正原因應該是x/2的分母是整數，所以結果也會是個整數
剛跑個例子試過
也許應該要改成
5 L3 s6 L+ o& o8 Eforever #(period/2.0) clk = ~clk;
或
+ [- [' l8 I! z- `+ F7 h, p" j* Vforever #(0.5*period) clk = ~clk;
4 Z7 j- D; t) O
0 y' m! H. Z9 d  h! U6 H8 A不過精準度應該調到100ps就可以了，不用10ps
9 v5 X, P8 @# l7 B' x9 b" Y8 F( `也就是 `timescale 1ns/100ps

如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式

card_4_girt

- N2 B1 Q# M) }8 u
verilog好像不能這麼做
9 k/ z0 t5 P! i! w3 B因為你的period = 15
當使用period/2時，他也只能取最接近整數
3 }% g  ]: j! x4 E- ~所以就會造成你說的這個現象(period/2 = 7而不是7.5)
% R. `* u) A  ^# Q* T) q( F1 p' y
# t! C( R0 A: c) P! M% S7 T+ z網路上是有人做過週期2N+1的波形
建議你先去爬文看看
這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理
& [4 d* S& N/ ]# t6 P
' u1 T7 G1 p( X" @或是就乾脆改程period=14也比較簡單

& s* ~5 w' Q0 O0 Z9 n( A+ {不知大大有何理由一定要讓period=15不可？