請教設計低壓降線性穩壓器(LDO)的問題!!

imch543

各位賢拜好:
     請教設計低壓降線性穩壓器(LDO)的問題，以小弟附上的電路圖為例
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問題一:如果要設計低壓降線性穩壓器(LDO)的輸出電壓穩定在1.8V(VDD=2~5)，圖中的參考電壓是否能以傳統的能隙參考電壓電路設計即可 Vef=1.25V左右，之後
再利用Vout=Vref*(R1+R2/R2)此關係式設計電阻的比例關係就可以。還是說在Vref的設計上與輸出電壓(1.8V)的關係有其他的設計上的考量
(如:Vref<<輸出電壓(1.8V)，如果是這樣Vref要多小才算是<<輸出電壓，Vref與輸出電壓倍數關係約如何?)。

問題二:低壓降線性穩壓器(LDO)圖中，OP的規格(如:gain,GB,SR...等)通常在設計LDO時，都大概抓多少??
- {; B) z3 k2 e) J4 m2 ], v還是一樣抓典型的OTA設計值嗎??(OTA典型的值為gain>=70db,GB>=5MHz,SR>=5V/us)
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% H/ B3 y/ D  P問題三OWER PMOS的W/L的大小如何估計，是用低壓降線性穩壓器(LDO)所能輸出最大電流下去估算嗎??
那該如何估算??可以麻煩講解一下嗎??

% a" O: I% u5 s4 R問題四:如果OWER PMOS的W/L的大小估算出來，那想請問其閘極電容如何估算出??因為OP所要推動的負載電容應該就是此POWER PMOS的閘極電容。