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原帖由 michael6172 於 2008-4-28 09:34 AM 發表 " o, s7 m- n2 m9 Y/ L你的想法好像要把verilog當C來寫耶,二樓大大的方法可以用用看,不過要花蠻多時間去搜尋^^
原帖由 addn 於 2008-4-28 11:22 AM 發表 9 r# k5 \) q8 G: M# `5 H2 Z3 z您好3 P- W- m; s0 _7 A5 w4 [ 依你的需求,想要做到1個clk做一次動作, 4 T: j% @$ E0 H" @似忽不容易. c( n: _+ T& p) C7 P4 N6 V; g9 I ! G) p2 g) z k2 j5 G. [% p0 ~6 p 由於你的資料蠻多筆的,不然可以試試關聯記憶體架構
原帖由 kevin 於 2008-4-28 08:47 PM 發表 . f# B' S- l3 d& \ 如果用在FPGA design的話,可採用CAM(Content Addressable Memories)來比對data(即=71),CAM 做input data(=71) 的 search,當match時,則輸出match的address.速度很快. 1 v* L% G, ]. R- @8 t- k! G0 b# J5 T! U9 B; b, K! U( } 37665 L/ r. R0 u) J( g" Z - d7 _, o5 f& o0 n0 s# l再配合一些control logic即可達到目的 ...
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