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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝 ...
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樓主: kez366
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[問題求助] PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝

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jubrpc
61#
發表於 2009-4-7 01:15:14 | 只看該作者
非常謝謝兩位前輩的分享，小弟目前還在學習中，這真是非常實用的經驗與資料
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62#
發表於 2009-4-17 19:36:15 | 只看該作者
很好的東西...很細緻的解說唷~~~0 T. T0 n, q6 X0 _' T4 Y  ?& G
....感謝2樓大大的解說 ; Y% h6 i9 X0 ]: w7 q) m% c
....感謝3樓大大資料的分享阿...
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mike258
63#
發表於 2009-4-18 10:16:58 | 只看該作者
谢谢大大的分享，对你的感谢无以言表+ S5 q6 f/ e) C7 h
thanks！！
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64#
發表於 2009-4-23 13:53:07 | 只看該作者
謝謝大大的分享
) U5 g! I) b7 n1 H6 `  p$ R" B9 x很棒的databese- R$ L$ v" p& K6 |4 ^. ?
受益良多唷! P0 h7 o. ~/ Y) e6 K0 b9 S' Z
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sudaren
65#
發表於 2009-5-1 07:31:04 | 只看該作者
最近正好有在學習layout PLL，受益良多啊！
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Davidy
66#
發表於 2009-5-6 18:34:09 | 只看該作者
VCO is the most important block, should consider with LPF together.Notice parasitic RC balance of in/out of VCO
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kj.guo
67#
發表於 2009-5-14 23:13:12 | 只看該作者
PLL的layout各个blcok都需要很仔细的考量。( ^6 {% T: r6 p9 ]2 x) X& {! _
   首先需要确定一个宽度，通常根据应用来确定。比如可以根据该block用到的pad来确定宽度。宽度确定之后，VCO，CP摆一排，如有space，可以放IBAIS，如没有。则IBIAS可以放CP上面。LPF的形状可以适当改变。PFD 和divider放一排，PFD最好对着CP放，减小PFD的输出到CP的走线长度。/ J7 y6 `0 c* d  I! c9 s
1 PFD 要求采用analog方式run过LVS，保证up和dn路径最好并行layout，保持良好的对称性。
* A* D( l' p+ T  m7 x- y; o( k2 CP也要求对称性layout，一般会在不动的电压点添加稳压cap。cp输出到VCO之间的电压控制讯号怕吵，最好加sheding。
7 q" v6 S& ^" \3 VCO通常采用ring 架构，因此要求每一级之间的走线对称，每一级看到的输出load尽量一致。可以采用不同层metal在分配这些走线，已减小彼此间不希望的couple。外层对好加double ring（VCO很怕吵，同时也很容易吵到别人）
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68#
發表於 2009-6-12 20:56:43 | 只看該作者
真是受益良多~~# i2 {; d! d4 D$ S6 W$ s8 ?" v$ Z: Q' Q% Z
感謝大大們的經驗分享~~8 U: z& r' ?6 l5 o% O( v
: O1 n: _3 E1 L( s+ N$ \& j. P而且也回答的很詳細& Z( X3 b! v4 a4 X3 W5 t2 y# S7 m* o6 T1 J; R$ f
數位跟類比的區別也有講到( v3 E- d6 R& ~: E$ G
$ P3 C6 i" H4 u- i很受用; i
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Apha
69#
發表於 2009-6-26 15:19:05 | 只看該作者
有營養的奶水好吃,一定不能放棄,感謝前輩分享!!
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milo_li
70#
發表於 2009-6-29 16:53:53 | 只看該作者
真是收穫良多，謝謝分享啊 ！！！！！！！！！！！！！！！！！！
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71#
發表於 2009-7-13 11:09:38 | 只看該作者
正好需要這份資料來參考!!' n: p  J4 I: M( T5 O( w( |
謝謝大大的分享~~~受益無窮!
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72#
發表於 2009-7-16 13:33:57 | 只看該作者
感謝 "finster" & "shaq" 兩位大大對PLL瞭解甚深，# l& }$ x. {3 A5 O$ ]' c5 G
感謝您們的分享，讓我增長見聞。
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73#
發表於 2009-7-20 19:11:32 | 只看該作者

re

to PLL layout ,要特别注意不同模块之间的干扰问题，像PFD CP都是低频模块，而VCO post divider 则是高频部分。。。
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74#
發表於 2009-7-22 15:08:14 | 只看該作者
感謝分享資料,3 a% U, t1 R" F7 U+ x4 E
下載回來看看!
  _8 q6 o; S5 s% ^
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fancysky
75#
發表於 2009-7-23 21:30:26 | 只看該作者
好人啊，分享资料，谢谢，正好跟着项目学习
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wujie828
76#
發表於 2009-7-25 23:20:02 | 只看該作者
有見地，學習了~
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ansem
77#
發表於 2009-8-9 11:36:33 | 只看該作者
多謝你的熱心分享喔有關PLL電路還在學習當中，這真的是很實用的資料
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78#
發表於 2009-8-19 11:25:21 | 只看該作者
感謝大大這樣熱情分享資訊, 這個真的是佛心來的嘛 ...... 非常謝謝
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laasong
79#
發表於 2009-8-19 21:16:54 | 只看該作者
我的話   是把filter的部分off-chip說# s, L# u7 L1 \7 c+ a
也就是把他外接在晶片外  4 s- `- \* y, o
而VCO是核心部分 其餘的block就往右靠吧( J7 P; t1 H8 C4 T3 J$ L8 x+ k
如果是divider兩端的訊號都會用到下一級的話
% {& B! ]! K/ j6 A- h1 A/ X那訊號線就盡量等長囉1 k) Q: w# v3 B0 w
對了  忘了補充  我是畫LC tank的VCO  所以震盪器面積是最大的5 p% D" ^3 }: ]7 x, h
其餘部分   比起來  真的很小......
+ |/ g4 G: A% K% ~/ t0 j
8 H! W. }" e  k[ 本帖最後由 laasong 於 2009-8-19 09:30 PM 編輯 ]
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80#
發表於 2009-8-21 13:59:32 | 只看該作者
感謝2樓大大分享
( {; U$ {4 `9 H; R# ?! N1 j
( K4 Y9 J5 c; m0 p最近剛要畫此電路圖
, B& S& G2 \1 Z3 C看完後受益良多，希望此版 有開個類似的討論區 在說明區塊放置的位置
' c2 t4 ~; C+ i0 }+ p可以讓大家互相切磋學習  感謝
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